News Intel 100 Series: Größte Chipsatz-Evolution seit Jahren

jomaster schrieb:
Ich fand seinen Beitrag durchaus lesenswert... ich mein, man kann ruhig mal mehr als nur immer 3-4 Sätzchen zu einem Thema abgeben^^ ist schließlich kein LiveChat
Ich meinte ja nicht die Menge an Text. Das ist ja völlig in Ordnung. Ich meinte die Menge der einzelnen Zitate die das ganze unüberschaubar macht.
 
Tigerfox schrieb:
An all die DMI-Unken: Es funktioniert nicht so simpel wie ihr denkt!

Nur weil der DMI nicht genug theoretische Bandbreite hat, um den theoretischen Maximaldurchsatz aller Komponenten des PCH gleichzeitig zu bewältigen, ist er noch lange kein Flaschenhals!
Der PCH ist wie ein PCIe-Switch, so dass alle Komponenten untereinander kommunizieren können, ohne jedesmal mit der CPU oder Graka kommunizieren zu müssen bzw. mit minimaler Kommunikation.
Also wenn etwas von einer M.2-SSD mit PCIe 3.0 x4 auf eine SSD mit SATAe PCIe 3.0 x2 kopiert wird, dann müssen nichtinsgesamt 6GB/s durch den DMI zur CPU und zurück, die machen das untereinander aus. Und damit reicht das DMI auch für den Maximaldurchsatz der schnellsten möglichen Einzelkomponente (wie bisher) aus.

Ich bezweifle, das überhaupt ein Szenario gibt, in dem so viele Komponenten gleichzeitig mit der CPU kommunizieren müssen, dass das DMI zum Flaschenhals werden kann.

Andersrum ist es ein Problem: Wenn man auf LGA2011, wo der M.2-Port immer direkt an der CPU hängt mit 4xPCIe3.0, zu einem Laufwerk kopiert, das am PCH hängt, begrenzt das DMI auf 2GB/s.

Daher möchte ich garnicht, dass Intel Skylake dafür mehr CPU-Lanes zur Verfügung stellt.

und 6xSATA (SSDs hängen ja jetzt an bis zu 3xM.2/SATAe!) ist vollkommen ausreichend für 95% der Anwender, alle anderen kaufen sich eh eine SAS-RAID-Karte.

Danke für die Aufklärung!
Das hört sich verdammt gut an.
Damit wird mein Sockel775 vermutlich nach fast 10 Jahren endlich eine würdige Ablöse in Form eines DDr3-DDR4-Kombiboards gefunden haben... wobei mich ganz ehrlich eines stört:
Ich habe im 775-System vor ein paar Jahren billig einen Quadcore von ebay eingebaut.

Wenn mein fast 10 Jahre neueres System ebenfalls "nur" einen Quadcore hat, dann wäre das fast ein Grund nochmals eine Generation abzuwarten... Intel macht einem das Geldsparen echt zu einfach... :)
 
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Nur stimmen die ersten beiden Sätze leider nicht. Lies bitte die darauf folgenden Kommentare ;)
 
Daedal schrieb:
Nur stimmen die ersten beiden Sätze leider nicht. Lies bitte die darauf folgenden Kommentare ;)

Verflixtes Wunschdenken von mir also...

VERDAMMT!!
Ich WILLWILLWILL doch eigentlich mal endlich aufrüsten, aber Intel lässt mich nicht!
:D
 
Daedal schrieb:
Gelesen habe ich davon den ersten Absatz. Und dem Thema dient es im wesentlichen auch nicht.
Wie Du das beurteilen willst ohne es gelesen zu haben bleibt mir zwar ein Rästel, aber wie ich auf andere Kommentare anworten soll ohne die betreffenden Punkte zu zitieren ebenfalls und wenn ich nur den Schreiber und ggf. die Uhrzeit des Posts nennen würde, wären garantiert die meisten zu faul sich die Stellen rauszusuchen.

mensch183 schrieb:
20 PCIe-Lanes? Super! Endlich werden ATX-Boards mit ihren 7 Slots wieder sinnvoll.
Das glaube ich nicht, zumal die jetzigen Chipsätz ja auch bis zu 8 Lanes haben und die zusätzlichen Lanes für spezielle Zwecke, ähnlich die Anbindung von SSDs, gedacht sind. Wie weit sie universell nutzbar sind, bleibt da die Frage und wenn sie es nicht sind, werden die Hersteller wohl eher keine Slots sondern M.2 oder SFF-8639 Anschlüsse dafür vorsehen.

mensch183 schrieb:
Hoffentlich pimpt Intel die Verbindung zwischen CPU und "Southbridge" auch ordentlich.
Das wird DMI3 werden, also PCIe 3.0 x4 statt bisher DMI 2 (was PCIe 2.0 x4 entspricht) und damit ungefähr die doppelte Bandbreit von real etwa 3GB/s netto haben. Ob das also ordentlich gepimpt anzusehen ist oder nicht, bleibt eine subjetive Einschätzung über die es auch genug Kommentare hier gibt.

@Unlimited1980, was Firefix da meint wäre vielleicht teilweise zu Zeiten des S.775 gegangen, als der Host Controller für die PCIe Lans und der RAM Controller noch in der Northbridge waren, ab heute ist beides in der CPU und direkt innerhalb des Chipsatzes von einer Lane zu anderen wird da nicht viel laufen, zumindest keinen Kopieren von Daten von einer SSD auf eine andere, wie sollte sonst der Virenfinder die Daten prüfen oder der Explorer diese im RAM cachen? Selbst wenn es möglich wäre, so machen zumindest Windows und die Treiber davon keinen Gebrauch, weshalb die Diskussion auch akademisch ist. Meines Wissen PCIe Lane Switsches nicht beliebige Kommunikation zwischen den Lanes ermöglichen, aber was konkret in dem Chipsatz steckt und ob es nicht doch geht, darüber wird Intel wohl wenig bekanntgeben.
 
@Holt
Ich sagte dass es dem Thema nicht hilft es wenn man sich durch so einen Text durch kämpfen muss. Der Inhalt geht verloren weil sich das irgendwann einfach keiner mehr antut. Deine Beiträge zu zitieren und auf irgendetwas davon einzugehen ist ebenso ein Abendfüllendes Unterfangen nur um die Zusammenhänge ohne die fehlenden Zitatstückchen irgendwie noch nachzuvollziehen. Daher wäre es für das Thema hilfreicher wenn man es den anderen Forenteilnehmern nicht so schwer macht, dass es einfach irgendwann jeder lässt. Es geht einfach nur um die schiere Menge.
 
@Holt

PCIe Lanes können prinzipiell beliebige Punkt zu Punkt Verbindungen ermöglichen und die Chipsätze sollten entsprechenden Switching auch unterstützen. Das das bei Dateioperationen nicht gemacht wird hat weniger mit dem Virenscanner zu tun sondern schon ein paar Ebenen weiter unten. Zum einen ließe sich eine solche Transaktion nur schwer überwachen und auch Dateisysteme sind so kaum umsetzbar.

Zudem hoffe ich noch, dass sich nicht jedes PCIe Gerät jedes andere Gerät direkt ansprechen kann, dass wäre so ein "kleines" Sicherheitsproblem welches ich gern verhindert wissen würde. (Achtung reine Spekulation im letzten Satz)
 
Ich bin noch nicht so tief in der Materie drin wie ihr. Was ich bis jetzt verstanden habe, ist, dass CPU und Grafikkarte direkt miteinander verbunden sind über diese 16 Lanes, die bei Sockel 11xx Systemen von der CPU kommen.

Von der CPU geht es dann per DMI 3.0 (z.B. bei Skylake) zum PCH. Dieser PCH hat noch einmal bis zu 20 PCIe 3.0 Lanes. Soweit ist alles verstanden. Diese DMI 3.0 Verbindung scheint round about 3 GB/s netto zu haben. Meine Schwierigkeit ist nun die, dass ich nicht einschätzen kann, ob dieses DMI 3.0 nun ein Flaschenhals ist oder nicht.

Angenommen, man packt auf ein Board drei M2-SSDs. Dann gehen schon mal insgesamt 12 Lanes an diese drei SSDs. Bleiben also noch 8 Lanes übrig (wenn das Board jetzt 20 Chipsatz Lanes hat). Was ich jetzt leider noch nicht wirklich weiß: Wofür werden noch Chipsatz-Lanes benötigt, die ich jetzt vielleicht noch gar nicht mit eingerechnet habe?

Und vor allem: Welche Teile des PCs handeln innerhalb des PCH's Dinge untereinander aus (und lassen die CPU in Ruhe)? Und welche schicken ihre Daten hoch zur CPU, so dass sie diese DMI 3.0 Leitung brauchen? Ich weiß nicht, ob dieses DMI 3.0 doch noch ein Flaschenhals ist oder nicht...
 
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Tendenziell geht jeder Datenaustausch über die CPU. Als Ausnahme fällt mir da vielleicht noch so etwas wie ein Verbund aus Grafikkarten ein, die evtl. dirtekt miteinander kommunizieren (kenne mich mit dem SLI/Crossfirekram nicht aus, aber tendenziell wäre das eine Anwendung von Punkt-zu-Punkt Kommunikation die mir sinnvoll erscheint).

Entsprechend wird DMI 3.0 zum Flaschenhals wenn immer von der Peripherie mehr als die mögliche Datenrate gefordert wird. Denn die Peripherie hängt in der Regel komplett am Chipsatz. Also USB, Sata, die kleineren PCIe Slots, Sound, Netzwerk etc.
Entsprechend ist es nicht real 3 mit PCIe angebundene m.2 SSD gleichzeitig auslasten zu können.

Was man aber auch sehen muss, welcher Anwendungsfall kommt häufig genug vor um relevant zu sein und ist derart zeitkritisch, damit knapp 3GB/s Transferrate in beide Richtungen nicht ausreichen?
 
Gahan schrieb:
CPU und Grafikkarte direkt miteinander verbunden sind über diese 16 Lanes, die bei Sockel 11xx Systemen von der CPU kommen.
Genau und beim Z170 können die 16 Lanes auch noch aufgeteilt werden, in x8/x8 oder x8/x4/x4.

Gahan schrieb:
Diese DMI 3.0 Verbindung scheint round about 3 GB/s netto zu haben. Meine Schwierigkeit ist nun die, dass ich nicht einschätzen kann, ob dieses DMI 3.0 nun ein Flaschenhals ist oder nicht.
Das hängt davon ab wie viel Bandbreite alles was am Chipsatz hängt so braucht. DM3 bietet aber immerhin doppelt so viel Bandbreite wie DMI 2.

Gahan schrieb:
Angenommen, man packt auf ein Board drei M2-SSDs. Dann gehen schon mal insgesamt 12 Lanes an diese drei SSDs.
Wenn Du dann alle 3 in einem RAID betreibst, dann wird DMI bei schnellen SSDs wie der Samsung 950 Pro (andere M.2 PCIe lohnen sich nicht bzw. sind als OEM SSDs nicht empfehlenswert) mit Sicherheit zum Flaschenhals.
Gahan schrieb:
Wofür werden noch Chipsatz-Lanes benötigt, die ich jetzt vielleicht noch gar nicht mit eingerechnet habe?
Erstens richteste Du keine Lanes ein, das machen die Entwickler des Mainboard wenn sie das designen und dann hängt ja auch noch neben dem/den Slots mit den Lanes der CPU und den M.2 Slot noch einige an Slots und Controllern an so einem Chipsatz und jeder Controller braucht mindestens eine Lane. Bei 3 M.2 PCIe Lanes fehlen dem Z170 dann auch intern die Lanes um überhaupt noch einen seiner SATA Slot zu bedienen, wenn dann also noch einer verfügbar ist (schau im Handbuch des Mainbaords nach), so muss der von einem Zusatzcontroller kommen und der braucht auch mindestens eine PCIe Lane für seine Anbindung.

Gahan schrieb:
Welche Teile des PCs handeln innerhalb des PCH's Dinge untereinander aus (und lassen die CPU in Ruhe)?
Das bestimmt letztlich das OS und der Treiber, aber gehe mal davon aus das alles über die CPU läuft, auch wenn Du eine Datei von einer Platten die Chipsatz hängt auf eine anderen Platte kopierst, die ebenfalls an einem Port des Chipsatzes hängt. Anderfalls könnte z.B. der Virenfinder da gar nicht draufschauen.
Gahan schrieb:
Und welche schicken ihre Daten hoch zur CPU, so dass sie diese DMI 3.0 Leitung brauchen?
Sehr wahrscheinlich alle und immer, eine Kommunikation der Geräte am Chipsatz untereinander dürfte in der Praxis die Ausnahme sein.

Die von Piktogramm erwähnten Verbünde von Grakas sind so eine Ausnahme, früher waren dazu diese Brücken nötig aber die werden ja zunehmend abgeschafft, nur hängen die Grakas ja nicht am Chipsatz, sondern eben an den Lanes der CPU. Bei SLI geht es gar nicht, weil SLI verlangt das jede Graka im Verbund mit imindestens 8 PCIe Lanes angesteuert wird, bei Crossfire könnte eine Graka an Lanes vom Chipsatz hängen, wenn es denn einen entsprechenden Slot gibt aber davon haben die Boards eben meist höchstens einen und damit die ganze Kommunikation dann doch über DMI gehen.

Bei Anforderungen an den I/O Durchsatz ist der S.2011-3 viel besser als die Mainstream S. 115x geeignet, da bieten die CPUs bis zu 40 PCIe 3.0 Lanes an, da kann man dann einiges dranhängen und muss bei den Lanes nicht über den DMI Flaschenhals gehen.
 
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Morrich schrieb:
Es geht hier um den Chipsatz. Und dieser stellt zukünftig 20 Lanes zur Verfügung. Was dann mit diesen passiert, steht auf einem ganz anderen Blatt.
X58 hat 48 zur Verfuegung gestellt, E7500 72, sehe jetzt nicht ganz die "Groesste Evolution"
 
NEIN, so ein Blödsinn! Die X58er Plattform hat 36 PCIe 2.0 Lanes direkt von der Northbridge (das ist ja der X58) und die dazu meist verwendeten ICH10(R) habe noch einmal 6 PCIe 1.0 Lanes angeboten, also keine 48 den direkt von der CPU gab es damals keine PCIe Lanes, da wurde nur der Speicher direkt angebunden. Sieht man alles im Blockdiagramm im verlinkten Dokument, nur bei den 500MB/s für die PCIe Lanes des ICH10(R) muss man aufpasse, Intel zählt da die 250MB/s in jede Richtung zusammen, weil bei PCIe ja Daten gleichzeitig in beiden Richtungen übertragen werden können.

Der E7500 Chipsatz hatte noch kein PCIe, nur PCI und PCI-X, der ist ja auch von 2002 und PCIe wurde erst 2004 eingeführt.
 
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