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NewsSTT-MRAM: Toshiba arbeitet an überlegener Alternative zu SRAM
Toshibas Forschungsabteilung arbeitet am Einsatz von STT-MRAM als Cache-Speicher für Prozessoren und SoCs. Es soll das derzeit übliche SRAM ersetzen, das zwar extrem schnell ist, aufgrund des Platzbedarfs und der relativ hohen Leistungsaufnahme aber insbesondere im Mobil-Bereich als Schwachpunkt gilt.
Überraschend, dass sich da doch noch was tut. Ich kann mir nicht vorstellen, dass sich das Wirtschaftlich lohnt.
Soweit ich weis ist die Herstellung im Vergleich zu DRAM noch viel zu aufwendig, und der ursprünglich geplante Einsatz als schneller, nicht flüchtiger Speicher hat durch die Verbreitung von SSDs an Bedeutung verloren.
Es wäre wieder Interessant, wenn es endlich mal einen Durchbruch bei den Spin-Transistoren geben würde. Dann würde sich an der Chipstruktur mal so richtig was ändern. Aber da scheint es wohl unmöglich den spinpolarisierten Strom mit ausreichender Effektstärke vom Ferromagneten in die Halbleiterstruktur mit dem Gate zu überführen. Zumindest in dem klassischen Aufbau.
Mit optischer Injektion und Detektion ginge es wohl schon, aber das kann man nich gut miniturisieren.
30ns Latenz für Cache-Zugriff aus dem Standby, und danach 3,3ns... verglichen mit permanent >0,5ns Latenz für SRAM. Das ist ein ganz schön heftiger Performanceverlust!
Aber naja, im Mobilsegment ist Geschwindigkeit ja sowieso eher unerheblich. Wenn ich ehrlich bin, ist mir selbst das Durchhaltevermögen der Batterie wichtiger. Für Dinge, die Leistung benötigen, hab ich sowieso andere Geräte
Müsste man für solche Spin-Zelle nicht komplett andere Materialien nützen, in erster Linie Isolatoren oder Ferromagneten ?
Es wird hier doch klar die Polarisation zum Speichern genützt. (Je nach Orientierung in den leichten Richtungen ein Wert)
Zumindestens klingt das für mich so danach. Bin gespannt wie man das miniaturisieren kann.
Als Cache wäre dieser aber auch nur als L3, maximal L2 interessant. Beim L3 Cache sieht man das schon beim Phenom 2 vs Athlon 2 mit dem 8MB L3 Cache, um wieviel dieser den Vervrauch anheben kann. Denkt man an Server CPUs, wo der Cache sehr groß wird und bei IBM sogar vorzugsweise eDram genutzt wird, ergibt so eine Technik durchaus Sinn.
Naja... Ohne MobilNetz und Wifi im Deep Sleep halten die aktuellen Smartphones locker ein paar Tage/Wochen durch.
Also wichtig wäre eher der Stromverbrauch unter vollast.
aber was spricht dagegen in als l2 cache für mobile chips zu nutzen?
ich mein dann könnte man einen echt kleinen l1 + den l2 draufpacken und trotzdem strom sparen bei zimlich selber leistung.
beim pc würde es höchstens als l3 cache funktionieren wen da noch speed kommt.
oder als l4 cache^^ der platzbedarf ist das geile weil aktuell sind cpu´s ja schon regelrechte cache monster und erreichen bald 40-50% cahce vs core größe.
bzw wen das zeug so sparsam und klein zu bauen ist würde es sicher auch den apu´s helfen um zb an der apu noch etwas ram für die igpu zu machen da würden ja 32mb schon viel helfen wen man richtung konsolen schaut^^
wobei 32mb auch wider viel platz sein dürfte ausser die bekommen 1/4 platzbedarf hin.
Da die IGP eher schnelle und hohe Bandbreite braucht, wäre wohl HBM interessanter, weil HBM direkt für GPUs als GDDR Ablöse entwickelt wurde.
Wobei HBM und STT-MRAM nicht gegenseitig ausschießen müssen.
