News Foundry: Samsung zeigt Wafer mit 10-nm-Testchips

Volker · 23. Mai 2015

Samsung hat sich binnen kürzester Zeit von einer tendenziell eher grauen Maus im Foundry-Geschäft zum Anbieter für eine der modernsten Technologien hervorgetan. Im Rahmen eines Symposiums in den USA zeigte der Hersteller den auf 14 nm folgenden Schritt, die 10-nm-Fertigung, in Form eines kompletten Wafers.

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Madman1209 · 23. Mai 2015

Hi,

Auch wenn die 14 nm FinFETs in der ersten Generation nur eine 20-nm-Fertigung mit FinFETs sind

Kannst du den Satz ein wenig näher erklären? Das klingt für mich eher nach "Samsung hat blaue Farbe entwickelt. Die erste Wand, die als Beweis damit gestrichen wurde, ist zwar mit der alten, gelben Farbe gestrichen worden, aber das Streichen konnte man sich aneignen"

Samsungs erklärtes Ziel ist es, der größte Halbleiterhersteller der Welt zu werden.

Samsung mausert sich in dem Bereich tatsächlich. Sehr beeindruckend die 10 nm! Hut ab! Das könnte denen tatsächlich gelingen.

VG,
Mad

YforU · 23. Mai 2015

Die Bezeichnung der Strukturgröße ist als Äquivalent zu den Eigenschaften herkömmlicher Planarprozesse (wie 20nm) zu verstehen (also ohne FinFET Transistoren). Die Gatelänge ist für die Charakterisierung eines Prozesses aber eigentlich schon länger recht unsinnig.

Rückschlüsse auf Packdichte, Betriebsspannung, Skalierung und Leckströme sind darüber nur sehr grob möglich. Die grundsätzlichen Eigenschaften der Transistoren können durch Technologien wie FinFET oder auch SOI teilweise deutlicher beeinflusst werden als durch eine Verkleinerung der Strukturen. Ein 28nm SOI Prozess kann deshalb beispielsweise für viele Anwendungsgebiete bessere Eigenschaften aufweisen als 20nm Bulk.

Daedal · 23. Mai 2015

Zusammen mit den passenden neuen Technologien könnte dieser Schritt tatsächlich gelingen und Intel nur noch die zweite Wahl sein. Deren eigenes Foundry-Geschäft findet nach wie vor keine Abnehmer, zu kompliziert und am Ende zu zeitintensiv und zu teuer sei das Prozedere, heißt es hinter vorgehaltener Hand aus dem Umfeld. Der theoretische Vorteil von einer der besten Fertigungstechnologien könne so nicht umgesetzt werden.

Zu diesem Teil des Artikels sind keine Quellen verlinkt. Ich höre das erste mal davon, dass Intel händeringend Abnehmer suchen würde für ihre Fertigung. Oder Probleme hätte welche zu finden.
Auch ist in der Original Meldung Intel nicht thematisiert worden.

Candy_Cloud · 23. Mai 2015

Und wer beweist uns jetzt ohne REM Aufnahmen, dass dieser Gezeigte Wafer das alles hat?
Eure Augen die das unterscheiden können will ich haben.

Da es sich um ein Geschäft mit Highend-Halbleitern handelt, wäre ich mir da nicht zu 100% sicher. Hier geht es schließlich um Aufträge und einfach nur der erste zu sein. Bis wirklich fertige 10nm Produkte den Kunden erreichen geht wohl noch Zeit ins Land. Alleine schon bis die notwendigen Prozesse alle auf 10nm eingefahren und stabil sind. Von der möglicherweise recht geringen Ausbeute mal ganz abgesehen.

Und ich stimme YforU zu, das Bemessen der Integration an dieser Längenangabe ist längst nicht mehr ausreichend. Daher ist der Vergleich über die Gesamtgröße einer NAND Zelle wesentlich aussagekräftiger.

Man merkt jedoch, langsam stößt Silizium als Werkstoff an seine Grenzen. Bleibt abzuwarten was unter anderem Graphen so alles bringt. Das volle Ausmaß der Möglichkeiten ist hier noch nicht erforscht oder bekannt.

UrlaubMitStalin · 23. Mai 2015

Wirklich 10nm?
Bei so ein Waffer kann man das mit dem bloßen Auge wohl kaum erkennen. Ich bring dann mal nen Zollstock mit, zum abmessen

Effe · 23. Mai 2015

Daedal schrieb:
Ich höre das erste mal davon, dass Intel händeringend Abnehmer suchen würde für ihre Fertigung. Oder Probleme hätte welche zu finden.

Ich glaube auch nicht, dass das für Intel bisher überhaupt in Betracht gekommen ist. Ihr großer Wettbewerbsvorteil ist ja gerade die eigene forschrittlichste Fertigung. Die Konkurrenz wie NV oder AMD werden sie bestimmt nicht bei sich fertigen lassen. Jedenfalls nicht kurzfristig. Langfristig bei weiterem Druck durch TSMC, GF und Samsung öffnen sie eventuell ihre Fabs, um sie auslasten zu können.

TenDance · 23. Mai 2015

Candy_Cloud schrieb:
Und wer beweist uns jetzt ohne REM Aufnahmen, dass dieser Gezeigte Wafer das alles hat?
Eure Augen die das unterscheiden können will ich haben.

Da es sich um ein Geschäft mit Highend-Halbleitern handelt, wäre ich mir da nicht zu 100% sicher. Hier geht es schließlich um Aufträge und einfach nur der erste zu sein. Bis wirklich fertige 10nm Produkte den Kunden erreichen geht wohl noch Zeit ins Land. Alleine schon bis die notwendigen Prozesse alle auf 10nm eingefahren und stabil sind. Von der möglicherweise recht geringen Ausbeute mal ganz abgesehen.

Und ich stimme YforU zu, das Bemessen der Integration an dieser Längenangabe ist längst nicht mehr ausreichend. Daher ist der Vergleich über die Gesamtgröße einer NAND Zelle wesentlich aussagekräftiger.

Der "10nm"-wafer ist nicht das Thema. Die Dinger wirst Du auch bei TSMC bereits finden. Maßgeblich ist die Ansage von Samsung dass sie zu einem recht nahen Zeitpunkt so hohe yield-Raten erzielen könnten dass eine rentable Serienproduktion anläuft.

Ach ja: NAND-Chips sind Halbleiterprodukte. Aber nicht jedes Halbleiterprodukt ist ein NAND-Chip. Wenn Dein smartphone einen SoC aus NAND besitzt, würde das Ding nichtmal an gehen. Hier geht es um eine Fertigung für Prozessoren/SoCs. Samsungs NAND-Fertigung arbeitet derzeit nicht primär an einer Verkleinerung der Strukturgröße sondern an einer besseren Stapelung ihres 3D-NANDs.

Kuckii · 23. Mai 2015

UrlaubMitStalin schrieb:
Wirklich 10nm?
Bei so ein Waffer kann man das mit dem bloßen Auge wohl kaum erkennen. Ich bring dann mal nen Zollstock mit, zum abmessen

Wie oben schon beschrieben, wird da auf dem Wafer wahrscheinlich keine Struktur nur 10nm haben. Außerdem ist die Fertigung von einem 10nm Wafer jetzt auch nicht so beeindruckend, wenn man bedenkt, dass die teile erstmal in großen Mengen produziert werden müssen und nicht nur ein einziger zu Testzwecken.

SaschaHa · 23. Mai 2015

Die Gate-Länge ist längst nicht mehr die, die auf dem Papier steht. Statt 14 nm ist man eigentlich bei 30+, jedoch ist es üblich geworden, mit jeder Reduzierung den nächst kleineren Schritt anzugeben, egal wie groß oder klein der Sprung war. Wie man dann zu diesen Zahlen kommt, ist mir nicht bekannt. De facto ist es aber immer ein Schritt vorwärts und ich begrüße es, dass Samsung die Entwicklung so stark vorantreibt!

Faust2011 · 23. Mai 2015

SaschaHa schrieb:
Die Gate-Länge ist längst nicht mehr die, die auf dem Papier steht.

... und jede Foundry / jeder Hersteller hat sein individuelles Maß. Leider ist damit jeglicher Vergleich verloren gegangen.

YforU · 23. Mai 2015

TenDance schrieb:
NAND-Chips sind Halbleiterprodukte. Aber nicht jedes Halbleiterprodukt ist ein NAND-Chip. Wenn Dein smartphone einen SoC aus NAND besitzt, würde das Ding nichtmal an gehen. Hier geht es um eine Fertigung für Prozessoren/SoCs. Samsungs NAND-Fertigung arbeitet derzeit nicht primär an einer Verkleinerung der Strukturgröße sondern an einer besseren Stapelung ihres 3D-NANDs.

Er spricht nicht von NAND-Chips sondern vom Vergleich der Größe einzelner Speicherzellen bei unterschiedlichen Prozessen/Strukturgrößen. Diese finden sich in praktisch allen Mikroprozessoren wieder und lassen gegenüber simplen nm Angaben recht aussagekräftige Rückschlüsse zu.

Hakubaku · 23. Mai 2015

Geht das nur mir so oder kann man augenscheinlich keinen Unterschied zwischen 10 und 14 nm Chips erkennen?

Höchstens vielleicht anhand des Spektralmusters oder sowas

Was ich sagen will... so eine Präsentation ist doch nur Show, was da jetzt genau steht mag keiner auf die Schnelle zu verifizieren. Aber 10 nm sind schon top, auch wenn es nur die Hälfte der eigentlichen Strukturbreite darstellt.

onkel_axel · 23. Mai 2015

sehr schön
endlich gibt es nicht mehr nur noch Intel und tmsc
ein dritter Player mit sasmung/glofo tut dem Geschäft sehr gut

BlauX · 23. Mai 2015

Der 10nm Wafer ist an und für sich nicht wichtig, korrekt.
Nur das Samsung dies mit 14nm auch getan hat und den Zeitplan den sie damit angekündigt haben, teils übertroffen haben ( 1 Jahres hälfte ) Dahingehend hat Samsung ein gutes Vertrauen bei Interessen geschaffen, den Intel bei ihrer 14nm nicht halten konnte ( gab ja Verzögerungen )
Samsung wird zunehmends gefährlich für Intel.

Wenn das Riesen-Koloss von Samsung fertiggestellt wird, und die Produktion beginnt, ist Intel raus, da Samsung geringere Preise bieten wird, als es Intel könnte.
Für Intel fällt dann zunehmends der Fertigungsvorteil weg, Hirnschmalz ist dann wieder angesagt

@onkel_axel,

IBM ist auch noch im Boot, zumindest was das Know How betrifft bei GF.

Smartbomb · 23. Mai 2015

Der Ptozess ist wie planar "20" nm.
Jetzt FinFets und "14" nm draufgeschrieben.

Es kam eh mal in einer CB news, wie groß die Abstände, Gate Längen usw in Wirklichkeit sind!
Verglichen wurde Intel, TSMC und Samsung mit ihren 14/16nm Prozessen.
Intel hatte knapp die kleinsten Zahlen, welche aber immer noch über 40nm groß war!
Also 14/16nm ist bei den ganzen Prozessen in Wirklichkeit ÜBERHAUPT NICHTS!! Alles nur Marketing Gebrubbel und Fanatsiezahlen!
Ergo: egal!
Außerdem sieht man ja am 28nm Prozess von GF, dass man dire selben Prozessstufen deutlich optimieren kann, wenn man Zeit und Geld reinsteckt.
Dafür haben dann alle "20" nm übersprungen.
Intel und Samsung/GF haben auch schon "10" nm am Start.
Denke der Druck auf TSMC wächst!!

Freu mich jedenfalls schon auf dir neuesten custom design ARM SoCs für Smartphones und Tablets, Skylake/Canonlake, R400, Pascal, HBM2, ZEN, schnelle bootbare NVMe SSDs für Endkunden zu guten Preisen, ein fertiges Win10 mit dx12 und und und!

Leider werd ich mir das meiste nicht leisten können oder wollen, gibt Wichtigeres im Leben

MfG

pipip · 23. Mai 2015

YforU schrieb:
Die Bezeichnung der Strukturgröße ist als Äquivalent zu den Eigenschaften herkömmlicher Planarprozesse (wie 20nm) zu verstehen (also ohne FinFET Transistoren). Die Gatelänge ist für die Charakterisierung eines Prozesses aber eigentlich schon länger recht unsinnig.

20nm bezieht sich auf den Bulk.-Prozess (du beschreibst es als reinen Planarprozess).
http://de.wikipedia.org/wiki/Feldeffekttransistor

PS: ziemlich lustig, im Bild ist links ein FD-SoI Wafer in 28nm. Gibt es dazu auch einen Link oder irwelche News ?

Effe schrieb:
Ihr großer Wettbewerbsvorteil ist ja gerade die eigene forschrittlichste Fertigung.

Es ist aber auch gleichzeitig ihr Vorteil, dass sie die Fertigung an ihren Chips anpassen können und analog.

@Thema
Am Ende ist es meiner Meinung nach, sowieso egal, wie der Name lautet. Am Ende kommt es drauf an, dass man Vorteile durch eine neue Fertigungstechnik hat.
Einen Namen benötigt man, um etwas zuweisen zu können. Ein wirklichen Vergleich gibt es nur, wenn man einen Chip hat, der in allen Fertigungen produziert wird.
Des weiteren, hat jede Fertigung seine Vorteile. Der eine kann höhere Takte fahren, der andere kann eine niedrigere Betriebsspannung ansetzten, der andere ist günstiger in Produktion, oder man kann einfacher größere Chips bauen ect.
Persönlich, bin ich gespannt, ob GF auch hier den Prozess lizenzieren könnte. Wäre schön zu sehen, wenn Zen dann auch früher oder später ein Shrinke bekommt, auch wenn davor noch Zen+ kommen wird.

http://www.eetimes.com/author.asp?section_id=36&doc_id=1322399

There are, however, challenges in controlling leakage and gaining high yields of application processors and modems that require low leakage. If 20 nm does not provide low leakage with cost penalties compared to 28 nm, an alternate option is 28 nm FD-SOI. The wafer cost of 28 nm FD-SOI is comparable to 28 nm bulk CMOS, with performance potentially being 15% superior to 20 nm bulk CMOS.

Consequently, Samsung Electronics has a major opportunity with its large wafer capacity to support low-leakage products with its 28 nm FD-SOI process. Cadence Design Systems, Synopsys, and Mentor Graphics are all supporting the FD-SOI ecosystem, and the transition from 28 nm bulk HKMG to FD-SOI should be inexpensive.

Scheinbar dürfte der FD-SoI 28nm Prozess, wenn es um "low leakage" geht, der FD SoI Prozess günstiger, simpler und besser abschneiden, als ider 20nm Bulk Prozess.

Faust2011 · 23. Mai 2015

10nm? Ursprünglich war damit mal die Gate-Länge eines Transistors gemeint. Inzwischen ist dem nicht mehr so. Golem brachte dazu vor kurzem mal eine Meldung unter dem Titel Der 14nm Schwindel.

pipip schrieb:
20nm bezieht sich auf den Bulk.-Prozess (du beschreibst es als reinen Planarprozess).

Hört sich interessant an, leider ist jedoch mein Wissen da recht beschränkt. Kannst Du mehr dazu sagen? Transistoren werden oftmals in einem anderen Verfahren als die restlichen Strukturen gefertigt. Während man nun Transistoren in Planartechnik oder FinFET-Technik aufbaut, nutzt man für die anderen Strukturen (Dioden, ...) die Bulktechnik (was ist das genau?)?

pipip · 24. Mai 2015

Intel hat bist zu FinFet immer auf Bulk gesetzt. Man sieht aber, dass der 20nm Bulk Prozess schon seine Schwierigkeiten hat und dass Intel mit dem 22nm Prozess bereits auf FinFet setzten musste.

AMD hingegen hat früher schon auf SoI gesetzt, welcher die Leakage besser in Kontroller hat. Im Bild sieht man den Unterschied von beiden plenaren Techniken.

http://de.wikipedia.org/wiki/Silicon-on-Insulator

Im Gegensatz zu gewöhnlichen Transistoren, die direkt auf dem Silizium-Wafer gefertigt werden, haben die Transistoren auf einer Isolatorschicht eine geringere elektrische Kapazität, so dass die bis zum Schalten benötigten Ladungen verringert werden. Durch die so verringerten Schaltzeiten werden höhere Taktraten ermöglicht. Gleichzeitig wird so die Leistungsaufnahme verringert, wodurch sich auch eine geringere Verlustleistung ergibt, was beispielsweise einen Betrieb mit schwächerer und damit leiserer Kühlung möglich macht.

Bei AMD wurde SoI ab k8 verwendet.

FD-SoI ist die Weinterentwicklung von SoI

Der Vorteil soll sein, dass man Großteil der Maschinen, die man für Bulk benötigt, weiter verwenden kann. Somit kann man fd-SoI 28nm günstig anbieten, hat aber eventuell Vorteile, die man sonst eigentlich in einem 20nm Prozess hätte, der nicht so viele parasitäre Effekte hat ect.

http://www.st.com/web/en/about_st/learn_fd-soi.html

Fully Depleted Silicon On Insulator, or FD-SOI, is a planar process technology that relies on two primary innovations. First, an ultra-thin layer of insulator, called the buried oxide, is positioned on top of the base silicon.

Then, a very thin silicon film implements the transistor channel. Thanks to its thinness, there is no need to dope the channel, thus making the transistor Fully Depleted.

The combination of these two innovations is called “ultra-thin body and buried oxide Fully Depleted SOI” or UTBB-FD-SOI.

Desweiteren soll man im Vergleich zum Bulk das Bias besser einstellen können, sodass man einen Chip besser an low Power oder High-Performance anpassen kann.

Für mich war das völlig neu, dass Samsung fd-SoI selbst in "Entwicklung" hatte ect. Dachte immer dass nur GF das lizenziert hatte.

Faust2011 · 24. Mai 2015

Danke für die Ausführungen. Noch eine Frage: An welcher Stelle misst nun Samsung die 10nm, die sie als Strukturgröße angeben? Es ist nicht mehr die Gatebreite eines Transistors.

News Foundry: Samsung zeigt Wafer mit 10-nm-Testchips

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