News Samsung Foundry: 10-nm-SRAM-Zelle 38 Prozent kleiner als in 14 nm
- Ersteller Volker
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foofoobar
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Piak schrieb:
Immer wieder gerne verlinkt: https://www.semiwiki.com/forum/content/3884-who-will-lead-10nm.html
Zitat:
Interconnects skalieren nicht so gut wie Gate-Längen, Chips bestehen nicht nur aus Gates.
Ergänzung ()
Matzegr schrieb:
Jupp, danke. So läßt sich das in Beziehung setzen.
Wüstenfuchs89
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Hat Intel kommuniziert, warum sie auf diesen Schritt verzichten?Holt schrieb:
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Ne das machen sie nicht. Von 10 auf 5 ist viel zu groß der Sprung. Die THG-Quelle ist irgendwas bei Guru3D und die haben es irgendwo von ner asiatischen Seite geklaut ohne die richtig lesen zu können. Auf anderen Seiten liest sich das dementsprechend auch anders: http://vrworld.com/2016/01/21/bye-moores-law-intels-tick-tock-tock-to-continue-with-7nm/
Da muss man doch einfach mal logisch denken: Nach verlängerten 22 nm, drei Mal 14 nm und dann sicher auch 3 Mal 10 nm, soll plötzlich eine Partie komplett übersprungen werden und so 2, 3 Jahre wieder aufgeholt werden? Sry, aber vorher lernen Schweine fliegen^^
Da muss man doch einfach mal logisch denken: Nach verlängerten 22 nm, drei Mal 14 nm und dann sicher auch 3 Mal 10 nm, soll plötzlich eine Partie komplett übersprungen werden und so 2, 3 Jahre wieder aufgeholt werden? Sry, aber vorher lernen Schweine fliegen^^
Zuletzt bearbeitet:
Wüstenfuchs89
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Kam mir auch etwas merkwürdig vor. Danke für die Klarstellung 
Diablokiller999
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Wenn man 14 und 16nm bei Samsung/GF und TSMC vergleicht, scheint AMD ja erst mal die bessere Technologie zu bekommen was die Transistordichte angeht. Heißt kleinere Chips bei gleicher Anzahl oder gleich großer Chip bei mehr Transistoren - wenn die Yields also ähnlich sind könnte AMD damit auch günstiger produzieren.
Na wenigstens ist da alles andere als Stillstand und auch Intel scheint durch Samsung in der Fertigung langsam den Vorsprung zu verlieren. Bin mal gespannt ob beide auch schon mit Graphen rum experimentieren, nicht das man zu viel bei IBM lizenzieren muss...
Boah man, Interpunktion!!! Dann gibt es auch noch eine Shift-Taste auf dem Keyboard, die hat 'n Sinn!
Zur Frage:
Genau kann man das nicht sagen, eventuell hat Apple auch einfach bei dem Design der Masken geschlampt. Samsung fertigt zwar, aber das läuft nicht so wie bei der Platinenfertigung mit ein paar fertigen Dateien und einem "mach mal" ^^
Na wenigstens ist da alles andere als Stillstand und auch Intel scheint durch Samsung in der Fertigung langsam den Vorsprung zu verlieren. Bin mal gespannt ob beide auch schon mit Graphen rum experimentieren, nicht das man zu viel bei IBM lizenzieren muss...
teurorist schrieb:
Boah man, Interpunktion!!! Dann gibt es auch noch eine Shift-Taste auf dem Keyboard, die hat 'n Sinn!
Zur Frage:
Genau kann man das nicht sagen, eventuell hat Apple auch einfach bei dem Design der Masken geschlampt. Samsung fertigt zwar, aber das läuft nicht so wie bei der Platinenfertigung mit ein paar fertigen Dateien und einem "mach mal" ^^
Zuletzt bearbeitet:
Der Artikel ist zwar schon etwas älter, aber trotzdem immer noch einen Link wert:
http://www.realworldtech.com/intel-10nm-qwfet/
D. Kanter ist in der Vergangenheit nicht gerade für absoluten Bullshit bekannt gewesen. Sofern seine Theorien stimmen, sind wir mittlerweile an einen Punkt angelangt, wo einfaches Shrinken durch Verfeinerung der Belichtung einfach nicht mehr ausreicht (war es in der Vergangenheit auch schon nicht, siehe Strained Silicon, HKMG oder FinFET). Jetzt kommt so langsam auch die Grundlagenforschung neuer Materialien abseits von Silizium wieder mehr in den Fokus, was vermutlich ziemlich zeitintensiv ist.
Unabhängig davon stellt sich irgendwann umso mehr die Frage, ob Samsung 10 nm, TSMC 10 nm und Intel 10 nm (und irgendwann auch die Folgeprozesse) technisch wirklich Apfel:Apfel vergleichbar ist. Abwarten.
Momentan sehe ich Intel noch ein Stück vorn. 14 nm FitFET-Transistoren @ 4 GHz in massenhafter Serienproduktion hat sonst niemand im Programm. Der Rest sind alles Low-Power-Designs.
http://www.realworldtech.com/intel-10nm-qwfet/
D. Kanter ist in der Vergangenheit nicht gerade für absoluten Bullshit bekannt gewesen. Sofern seine Theorien stimmen, sind wir mittlerweile an einen Punkt angelangt, wo einfaches Shrinken durch Verfeinerung der Belichtung einfach nicht mehr ausreicht (war es in der Vergangenheit auch schon nicht, siehe Strained Silicon, HKMG oder FinFET). Jetzt kommt so langsam auch die Grundlagenforschung neuer Materialien abseits von Silizium wieder mehr in den Fokus, was vermutlich ziemlich zeitintensiv ist.
Unabhängig davon stellt sich irgendwann umso mehr die Frage, ob Samsung 10 nm, TSMC 10 nm und Intel 10 nm (und irgendwann auch die Folgeprozesse) technisch wirklich Apfel:Apfel vergleichbar ist. Abwarten.
Momentan sehe ich Intel noch ein Stück vorn. 14 nm FitFET-Transistoren @ 4 GHz in massenhafter Serienproduktion hat sonst niemand im Programm. Der Rest sind alles Low-Power-Designs.
Diablokiller999
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Simon schrieb:
Schauen wir mal was ZEN so bringt, um mit Intel zu konkurrieren sollte der schon in ähnlichen Taktregionen liegen oder hat eine IPC die 2x so hoch ist ^^
Wird interessant, wann die ersten Graphen-CPUs auf den Markt kommen. Auch wenn diese wohl erst in großen Dimensionen verfügbar sein werden (im Vergleich zu Silizium), können sie durch den extrem hohen Takt wohl eine Menge reißen.
Diablokiller999
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Genau, die Fertigung, nicht die Forschungfoofoobar schrieb:
IBM forscht weiterhin in dem Bereich, auch mit Graphen.
foofoobar
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Simon schrieb:
Irgendwer muß die Chips auch hinterher kaufen die für teuer Geld entwickelt und produziert werden sollen. Chips die marginal schneller sind aber ein vielfaches der vorherigen Generationen kosten kauft keine Sau.
Ergänzung ()
Diablokiller999 schrieb:Genau, die Fertigung, nicht die Forschung
IBM forscht weiterhin in dem Bereich, auch mit Graphen.
IMHO rödelt Samsung auch mit C rum.
givemeajackson
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diese zahlen sind einfach irre... 10 nanometer sind ca. 43 siliziumatome!
Matzegr schrieb:
SRAM Zellen werden für Testchips bei neuen Fertigungsverfahren hergenommen.
SRAM Chips haben über den Chip gesehen eine sehr gleichmäßige Struktur
und SRAMs (weil es eben ein Speicher ist) können gut getestet werden
und damit können Fehler und Probleme ganz gut aufgespürt werden.
Die Nanometer-Angaben bei den Prozessen verschiedener Hersteller
sind mehr eine interne Referenz als eine externe.
Das ist schon fast wie bei Kleidergrößen ...
Wo werden die Nanometer gemessen, und was ist mit dem ganzen Rest?
Viele andere Dinge entscheiden darüber ob ein Prozess gut/passend bzw. profitabel (!) ist.
Aus der Meldung kann man im wesentlichen ersehen dass Samsung Fortschritte gemacht hat, und das ist gut so.
Ob dieser Prozess besser ist als ein anderer hängt von vielen Faktoren ab, unter anderem auch von der geplanten Anwendung.
Generell wird es nun überhaupt schon ziemlich eng auf dem Chip für die lieben Elektronen.
Die haben da schon bald nicht mehr ausreichend Platz
um sich noch zuverlässig irgendwo durch zu zwängen ohne all zu sehr anzuecken.
Fest steht jedenfalls dass die Kosten (und damit das Risiko) für einen Chip immens steigen je kleiner die Strukturgröße wird. Da braucht man schon brachiale Stückzahlen (=Absatz) um so einen Chip noch rechtfertigen zu können.
Bei Intel wird man künftig FPGA-Funktionsblöcke (Altera) auf dem Chip vorfinden (1-2 Jahre).
Die integrierten FPGAs können im Nachhinein
mit einer von der Anwendung oder vom Kunden geforderten Funktion belegen werden.
Dadurch kann Intel die Anzahl der Chip-Designs reduzieren
und pro Design eine große Stückzahl produzieren.
Also z.B. ein Design für 10 Anforderungen anstatt 10 separate Chip-Designs.
Das hat dann einen Einfluss auf den Preis des einzelnen Chips.
Ich denke wir werden künftig eher Multilayer-Chips (aka "3D") sehen als noch kleinere Strukturen.
Die Grenzen der gegenwärtigen Halbleiter-Physik sind schon ziemlich in Sichtweite.
Eine "Glass Ceiling" von 2020 ist ja schon seit vielen Jahren im Gespräch,
vielleicht können wir die bestehende Halbleitertechnik noch ein paar wenige Jahr weiter triezen
und noch letzte Verbesserungen herausquetschen.
Danach werden wir wohl erst mal ein Plateau erreichen
bei dem nicht mehr viel bis gar nichts mehr geht in Bezug auf Strukturbreiten.
Der Ausweg ist dann erst mal (wie jetzt auch schon) die Flucht in die Höhe (3D).
Danach müssen wir uns wohl mal grundsätzlich umsehen ...
An den Chips kann man noch viel verbessern (Taktübertragung, Bus-Systeme),
aber verkleinern wird künftig immer schwieriger und vor allem auch teurer.
Künftig wird man beachten müssen dass kleiner nicht immer unbedingt besser oder schneller heißen muss.
Auch die Zuverlässigkeit der Chips könnte bei kleineren Strukturen leiden
(auch ein Grund dafür dass Intel und andere sich sträuben militärische Bauteile zu produzieren).
Mal sehen was dem menschlichen Genius dann einfällt
um "das Ende der Physik" (der gegenwärtigen Halbleiter-Physik) zu umgehen.
Wird wohl ein ganzes Weilchen dauern bis sich da geeignete Alternativen auftun.
In ein paar Jahren werden wir uns vielleicht sogar
auf eine Stagnation im Bereich des Fortschrittes bei hochintegrierten einstellen müssen.
Das wird ungewohnt ... vielleicht gehen wir dann mal das Thema Software neu an,
die ist ja heutzutage nicht sonderlich effektiv - da wird ja ziemlich rumgeaast.
-
S
smalM
Gast
Volker schrieb:
Das muß dann sticheln für Ahnungslose sein.
"20-nm-Interconnects" soll ja wohl der Interconnect Pitch des 20nm-Prozesses sein, der beträgt 64nm bei TSMCs 20SOC.
Sowohl bei Samsungs 14FF LPE/14FF LPP als auch bei TSMCs 16FF/16FF+ beträgt der ebenfalls 64nm.
Oder der Autor meint den Contacted Gate Pitch.
Der beträgt bei Samsungs 14FF LPE 84nm, beim LPP 78nm, bei TSMCs 16FF 90nm, beim 16FF+ 78nm.
Der 16FF-Porzeß wurde aber bereits vor einem halben Jahr eingestellt.
Und für jemanden, der sich bei der Technik ein bißchen hat helfen lassen (andere nennen es Diebstahl), wäre sticheln auch ganz schön unangebracht...
Übrigens ist auch der Transistor Fin Pitch (48nm) beim 14FF LPE/LPP und 16FF+ gleich groß. Welch erstaunlicher Zufall!
Ganz nebenbei: Der TSMC-A9 ist nicht einfach ein Abklatsch vom Samsung-A9 - oder andersherum, es ist ja nicht bekannt, ob eine, und wenn ja, welche Variante die ältere ist - beide Dies unterscheiden sich erheblich in der inneren Anordnung. Seltsamerweise hat sich keiner bisher die Mühe gemacht, nur die einzige genau gleiche Struktur, nämlich die CPU, direkt miteinander zu vergleichen. Hmmm, ich gehe dann mal ein bißchen mit den Die-Shots von Chipsworks spielen...
Fred_EM, sehr richtig und ja, die Optimierungen bei SW und Design könnte wieder in Mode kommen. Bei der SW war es zu meiner Anfangszeit auch so, damals stiegen die Leistungen der Rechner jahrelang kaum und es war immer zu wenig da um neue Ideen zu verwirklichen. Ein guter SW Entwickler musste vor allem Progamme schreiben, die schnell liefen, heute bekommt der dessen Programm die schönste Oberfläche hat das Lob vom Chef. Die GPUs haben aber in den letzten Jahre mit ihren Leistungssteigerungen auch gezeigt, dass bei stangierende Festigungstechnik bessere Designs immer noch zu Forschritten bei der Performance führen.
Das ständige Wachstum der Resourcen wird vermutlich auch bei den Halbleitern ein Ende finden, dann wird auch dort das gefordert sein was allgemein in der Wirtschaft und Gesellschaft immer wichtiger wird: Der immer effizientere Umgang mit den vorhanden Resourcen. Da dürfte noch viel Potential drin steckt, auch wenn man es dann "niemals" schaffen wird Chips mit weniger als 10, 7 oder 5nm Stukturen zu fertigen oder eine ganz andere Technologie zu verwenden.
2011 Tock 32nm Sandy Bridge
2012 Tick 22nm Ivy Bridge
2013 Tock 22nm Haswell
2014 Tock 22nm Haswell Refresh, Devil's Canyon
2014 Tick 14nm Broadwell
2015 Tock 14nm Skylake
2016 Tock 14nm Skylake Refresh, Kaby Lake
2017 Tick 10nm Cannonlake
2018 Tock 10nm Ice Lake
2019 Tock 10nm Tiger Lake
2020 Tick 7nm (oder 5nm) ???
Wobei man sicher schön darüber streiten kann, ob Haswell Refresh eine besser Architektur als Haswell und damit ein Tock ist, aber lassen wir das und sehen die Refreshed einfach mal als Tock an.
Das ständige Wachstum der Resourcen wird vermutlich auch bei den Halbleitern ein Ende finden, dann wird auch dort das gefordert sein was allgemein in der Wirtschaft und Gesellschaft immer wichtiger wird: Der immer effizientere Umgang mit den vorhanden Resourcen. Da dürfte noch viel Potential drin steckt, auch wenn man es dann "niemals" schaffen wird Chips mit weniger als 10, 7 oder 5nm Stukturen zu fertigen oder eine ganz andere Technologie zu verwenden.
Ergänzung ()
Möglich, aber willst Du ernsthaft auf jemanden verweisen, der die Ticks und Tocks in seiner Tabelle durcheinander bringt:Volker schrieb:
Intel sagt doch klar es ein Tick (Shrink) und was ein Tock (bessere Architektur) ist:
Daher wäre die Tabelle korrekt:
2011 Tock 32nm Sandy Bridge
2012 Tick 22nm Ivy Bridge
2013 Tock 22nm Haswell
2014 Tock 22nm Haswell Refresh, Devil's Canyon
2014 Tick 14nm Broadwell
2015 Tock 14nm Skylake
2016 Tock 14nm Skylake Refresh, Kaby Lake
2017 Tick 10nm Cannonlake
2018 Tock 10nm Ice Lake
2019 Tock 10nm Tiger Lake
2020 Tick 7nm (oder 5nm) ???
Wobei man sicher schön darüber streiten kann, ob Haswell Refresh eine besser Architektur als Haswell und damit ein Tock ist, aber lassen wir das und sehen die Refreshed einfach mal als Tock an.
Das ist doch jetzt schon nicht der Fall, die Angaben sind mehr Werbung als Realität, denn wenn man es einfach so könnte, würde man am Zollstock die angegeben nm kaum irgendwo so ablesen können.Simon schrieb:
Das ist richtig und was Samsung aus AMD Zen so zaubern kann, wird man erst in knapp einem Jahr sehen, bis dahin werden aus dem Prozess keine mit den Intel CPUs vergleichbaren Chips kommen.Simon schrieb:
pipip
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http://wccftech.com/amd-patent-zen-apu-integrated-fpga-hbm2/
Bei AMD hat man ebenso Patente mit FPGA-Einheiten entdeckt.
Eigentlich sind das aber Blöcke für spezielle Anwendungen, sprich bastle dein eigenes SIMD zur Beschleunigung.
Also da bei FPGA-Blöcke groß sind, spricht das nicht gerade dafür, dass wir das als normale Konsumenten so schnell sehen werden, weil sich bisher, "zugeschnittene" kleine Chips auf Masse produziert, eher durchgesetzt hat.
AMD hat aber damals schon bekannt gegeben, dass Architektur immer wichtiger wird und dass AMD Chip-Design entwickeln wird, die sogar etwas mehr in die Breite geht.
Naja, ich denke, man darf gespannt sein. Persönlich sehe ich mehr Nachholbedarf in der Software. Wäre ja nicht so, als ob aktuelle AMD und Intel Prozessoren nicht bereits SIMD-Funktionen unterstützten, die bisher noch nicht wirklich verwendet werden.
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Wenn du Polaris erst in 1,5 Jahren haben willst, dann kannst du das gern machen. Ein neuer Prozess ist zu Anfang garantiert nichts für 500 mm² Dies mit 15-18 Mrd. Transistoren. Je kleiner, desto besser, deshalb Testchips ja imemr mit "einfachen" SRAM und dann folgend SoCs und so immer in der ersten Runde. Der 10-nm-SRAM-Chip da hat ja 75mm², exakt da würden wohl auch irgendwo SoCs landen.
pipip schrieb:
AMD hat vor Urzeiten mal selber FPGAs produziert (Lizenz von Xilinx).
Altera hat vor dem Kauf durch Intel bei Intel produzieren lassen,
daher sollte eine Einbindung/Integration von Altera-Technologie auf Intel Chips gut möglich sein.
Separate FPGA-Chips machen weniger Sinn, u.a. wg. der Durchlaufzeiten der I/O-Blocks.
Integration ist King. Zuerst bei Sever-Designs, dann später bei SoCs.
Es wird wohl ziemlich dauern bis wir da konkret etwas sehen werden,
aber das kommt so sicher wie das Amen in des Kirche.
Die umgekehrte Variante gibt es schon: FPGAs mit CPU (ARM) an Board.
Der Altera-Konkurrent Xilinx wird sicherlich mit einem anderen Unternehmen kooperieren,
die wissen auch was die Uhr geschlagen hat.
Je näher wir den Grenzen der heutigen Halbleiter-Physik kommen
umso zwingender wird die Integration von FPGA-Technologie.
Die Kosten für immer kleinere Strukturen sind exorbitant,
da kann man sich nicht mehr so viele Varianten leisten.
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