@Blutschlumpf
Ich glaube du bist auf dem falschen Dampfer. NUMA ist zwar ein Regelwerk zur Adressierung von Speicher und Kommunikation der CPUs untereinader. Die Xeons zeigen aber dass die Ansteuerung von Speicher (bei IA-32) oberhalb von 4GB deutlich (dank PAE) verzögert wird.
Zu beachten ist weiterhin, dass SMT beim P4 sich immer noch aus dem gleichen Cache bedient.
NUMA dient ja auch dazu, dass der Cache kohärent bleibt.
Ein NUMA-System setzt voraus, dass der Zugriff auf den Speicher unterschiedlich schnell ist. Die ist aber bei dem P4 nicht der Fall.
1. Gleicher Speicherkontroller beim P4 (Northbridge)
2. Gleiche Caches
3. Gleicher Speicher
Der K8 kann mit
unterstützung des OS pro CPU real individuell ihre eigenen 4GB verwalten, auch bei 32 Bit. Der Grund ist dass jede CPU halt ihren eigenen Speicherkontroller hat und auch eigenen Cache.
Wird bei den Speicherkontrollern aber die 4GB-Grenze überschritten so wird auch der K8 durch PAE ausgebremst
...
Intels Versuche, der alten IA-32-Architektur auf die Schnelle größere Adressräume beizubringen, sind denn auch im Halbgaren stecken geblieben, dokumentieren allerdings auch den dringenden Wunsch nach mehr Speicher. Mit dem PentiumPro kam die 36-bittige Page Size Extension (PSE36) mit 64 GByte adressierbarem Speicher, auf den sich jedoch auch nur sehr mühselig zugreifen ließ. Der Pentium II brachte dann mit PAE (Physical Address Extension) eine etwas leichter handhabbare Methode, einen Adressraum von ebenfalls bis zu 64 GByte zu nutzen.
Aus Softwaresicht handelt es sich dabei freilich immer noch um eine Krücke: Da die Register zum Adressieren einzelner Zellen nach wie vor nur 32 Bit breit sind, muss der Speicher über 4 GByte in diesen Adressraum eingeblendet werden.
...
c't 13/2001, S. 142: Was bringt 64 Bit?
Nachtrag:
Irgendwann kommt ja auch ein P4 heraus, welches AMD64 versteht, dann ist PAE Vergangenheit. Genau deswegen wird es ja bald Zeit auf 64Bit zu wechseln
Nachtrag2:
Hmmm ... der Atlon64 im Sockel 939/940(FX) und auch der Opteron haben doch ein doppeltes Speicherinterface ... kann es möglich sein, dass jeder einzelne Speicherkontroller ihre
eigenen zugewiesenen Bereiche haben?
AMD spricht ja selber von einem 128Bit/2x 64 Bit Speicherinterface.
Wenn ja, dann
könnte (theoretisch) ein entsprechender beschalteter K8 real
8GB insgesamt ohne Geschwindigkeitsverlust kontrollieren.
MFG Bokill