17. Jul 2008, 20:39

Dual stress liner ist ein von IBM und durch Technologieaustausch auch von AMD und Chartered Technology angewandtes Verfahren zur Herstellung von verspanntem Silizium für p- und n-Kanal-MOSFETs in SOI-Technologien.

Dabei wird nach der Herstellung des MOSFETs Siliziumnitrid (Si₃N₄) über den Bauelementen abgeschieden. In Abhängigkeit von den Prozessbedingungen wirkt diese Siliziumnitrid-Schicht kompressibel oder entspannend auf die darunter liegenden Source- und Draingebiete aus. Diese lokalen Verspannungen wirken sich komplementär auf das Kanalgebiet zwischen den Source- und Draingebieten aus, das heißt komprimierte Source- und Draingebiete führen zu gedehntem Silizium im Kanalgebiet und umgekehrt. Technologisch werden beide Arten von Verspannungen genutzt: Da die Elektronenbeweglichkeit in entspanntem (tensilem) Silizium steigt, eignen sich solche Kanalgebiete für n-MOSFETs; im Gegensatz dazu führt kompressibles Silizium zu erhöhter Löcherbeweglichkeit, was in p-MOSFETs ausnutzt wird. Die Vorteile der DSL-Technologie liegen in ihrer Kompatibilität zur von IBM und AMD propagierten SOI-Technologie und in der Tatsache, dass im Gegensatz zu dem von Intel verwendeten Strain-Transferverfahren die elektronischen Eigenschaften von p- und n-Kanal-MOSFETs gleichermaßen verbessert werden.

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