Micron ab 2011 mit Sub-25-nm-NAND

Parwez Farsan
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Nach dem für das zweite Quartal dieses Jahres geplanten Start der Massenproduktion von NAND-Flash in einem 25-nm-Prozess mit Unterstützung für ONFi 2.2 plant Micron für 2011 eine weitere Verkleinerung, äußerte sich bislang jedoch nicht dazu, welche Strukturgröße man anpeilt.

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Außerdem bereitet sich Micron derzeit auf die Produktion von EZNAND (Error Correction Code (ECC) Zero NAND), dessen Spezifikation Mitte des Jahres abgeschlossen sein soll. Dieser neue NAND-Standard soll die Entwicklung von NAND-Chips und Controllern unabhängiger voneinander machen. Während bislang der Controller für Funktionen wie Block Management, Wear Leveling und die Fehlerkorrektur ECC zuständig ist, übernimmt bei EZNAND der Baustein die ECC-Funktion fast komplett. Die Controller müssen somit nicht ständig den sich schnell ändernden ECC-Anforderungen von NAND angepasst werden. In der Forschung arbeitet Micron zudem an NAND-Bausteinen mit CTF-Architektur (Charge Trap Flash), die in Zukunft die übliche Floating-Gate-Architektur ablösen könnte. Die CTF-Architektur ist weniger komplex, skalierbarer und potenziell zuverlässiger. Samsung hat bereits 2006 einen NAND-Chip mit CTF-Architektur vorgestellt.