News : Intel gibt offizielle, technische Details zu Xeon Phi bekannt

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Im Juni dieses Jahres hat Intel den „Xeon Phi“ angekündigt, der Erbe des Larrabee-Projektes mit der aktuellen Knights-Corner-Architektur. Wirkliche Details gab man aber kaum bekannt, stattdessen sind immer mal wieder neue Gerüchte aufgetaucht.

Auf der Hot-Chips-Konferenz hat George Chrysos, „Senior Principal Engineer“ bei Intel, nun erstmals Folien mit technischen Details zu Xeon Phi bereit gestellt. Doch der Haken daran: Ohne ausführliche Erklärungen sind diese nur schwer zu verstehen, interessant aber alle Mal. Auf jeden Fall verständlich sind jedoch Intels vorgegebenen Ziele mit den Computing-Steckkarten.

Demnach soll die „GPU-Karte“ für das HPC-Segment (High Performance Computing) gedacht sein und sich um physikalische, chemische, biologische und finanzielle Berechnungen kümmern. Das Ziel bei der Entwicklung sei es gewesen, hoch parallele und energieeffiziente Recheneinheiten zu erschaffen. Zugleich hat Intel auf die Skalierbarkeit geachtet. Zudem soll sich Xeon Phi überall einsetzen lassen: So wird Linux als Betriebssystem unterstützt, dasselbe gilt für x86 inklusive allen dazu passenden „Libraries“, Tools sowie die IEEE-754-Norm. Als Programmiersprache können Fortran, C, C++ und weitere eingesetzt werden.

Intel Xeon Phi auf der Hot Chips 2012

Zur Energieeffizienz von Knights Corner gibt es eine eigene Folie, nach der der „Intel Cluster“ auf denselben „Megaflops-pro-Watt“-Wert kommt wie der Cluster der Nagasaki Universität mit älteren Radeon-GPUs und effizienter zu Werke geht als das „Barcelona Supercomputing Center“ mit Fermi-GPUs – dabei muss aber angemerkt werden, dass es sich eben noch um die alte Chipgeneration von AMD und Nvidia handelt.

Auf den restlichen Folien lassen sich dann schnell die Skalierbarkeit der maximal 64 Kerne inklusive dem L2-Cache erkennen. Die Kerne sind als Vector-ALUs ausgelegt, die pro Takt 16 Fused-MADD-Befehle (Multiply-ADD) bei einfacher und acht MADDs bei doppelter Genauigkeit berechnen können. Der 512 Bit breite Ringbus als Speicherinterface setzt sich aus vier 128 Bit breiten Controllern zusammen. Der Speicherausbau beträgt dabei mindestens acht Gigabyte, wobei Intel auch eine höhere Kapazität ermöglicht.

Ein interessanter Wert zum Schluss: Die Logik für die x86-Architektur soll auf Knights Corner nur zwei Prozent der Chipfläche einnehmen. Für Interessierte lohnt sich ein Blick in die Intel-Präsentation (PDF).