News ASML: EUV-Lithografie erst ab 7 nm in Serie

[F]L4SH schrieb:

Aber keinesfalls wird Intel 2017 7nm bringen. Frühestens Ende 2018!

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Alienate.Me schrieb:

kann mir vlt. jemand grob sagen, welche vorteile EUV gegenüber der derzeitigen methode hat?

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https://www.computerbase.de/2014-09/asml-sieht-euv-lithografie-erst-ab-7-nm-in-serie/ schrieb:

Als problematisch erwies sich zuletzt die Haltbarkeit der EUV-belichteten Wafer

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Turas schrieb:

@Depp_von_Dienst: Was meinst du damit? Hast du ne Quelle?

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http://www.halbleiter.org/lexikon/H/Half-Pitch/ schrieb:

In integrierten Schaltkreisen bezeichnet der Pitch die Summe von Line und Space. Line ist dabei die Breite einer Leiterbahn und Space der Abstand zur nächsten Leiterbahn. Sind Line und Space identisch (Verhältnis 1:1), so entspricht der Half-Pitch genau der Breite der Leiterbahnen bzw. der Isolationsschicht dazwischen.

Der Half-Pitch (hp) ist definiert als der kleinste Half-Pitch zweier Leiterbahnen in einem Produkt. Da die Abmessungen in dynamischen Speicherzellen (DRAM) am geringsten sind, geben diese den Half-Pitch des jeweiligen Technologieknotens an (DRAM half-pitch bzw. DRAM metal-pitch/2). Auf Grund von anderen Anforderungen an die Betriebsspannung in Logikprodukten ist der Half-Pitch hier größer als in Speicherzellen.

Häufig ist bei Half-Pitch auch von der kleinsten Struktur (minimum feature size) in einem Chip die Rede, was jedoch definitionsgemäß nicht korrekt ist.

Der Half-Pitch wird von der International Technology Roadmap for Semiconductors (ITRS) benannt, welcher die meisten Halbleiterhersteller folgen. Die ITRS orientiert sich dabei am mooreschen Gesetz. Die kleinste Struktur liegt dabei üblicherweise unter dem aktuellen Technologieknoten (bspw. 20 nm Gate bei 45-nm-Technologie = 45 nm half-pitch), weshalb half-pitch und minimum feature size nicht gleichgesetzt werden können.

Auf Grund der aktuellen Entwicklung will die ITRS den Technologieknoten zukünftig nicht mehr alleine an dynamischen Speichern festlegen. Die Skalierung von Flash- und MPU/ASIC-Produkten folgt einem zweijährigen Rhythmus, wohingegen bei DRAMs nur alle drei Jahre eine Verkleinerung stattfindet. Daher könnten auch Flashspeicher (flash poly silicon half-pitch bzw. flash poly-pitch/2) oder die Gatelänge in MPU/ASIC-Produkten als Vorgabe dienen.

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Endless Storm schrieb:

Mein Gott, 7nm... Schon unverschämt, wie man den Physikalischen Gesetzen trotzt Wurde nicht mal vorhergesagt, dass bei 20nm schluss sei?

Irgendwann frage ich mich, ob es sich überhaupt noch lohnt, alle 2 Jahre den Fertigungsprozess zu verkleinern, oder ob man wie die GraKa-Hersteller mal anfängt, eine bekannte Fertigungsgröße nicht weiter zu perfektionieren und vorerst weiter zu nutzen?! Ganz ehrlich, so viele Vorteile kann es gar nicht mehr haben gegenüber den entstehenden Mehrkosten (Geräteanschaffung + weniger Wafer + mehr Fehlproduktionen)...

Hut ab, dass Intel es bisher geschafft hat, aber irgendwann dürfen sie auch mal 3 Jahre bei einer Größe bleiben, oder nicht?

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• Intel ist einer der letzten (oder sogar der letzte?) IDM (Integrated Device Manufacturer), d.h. eine Firma, die sowohl Halbleiter Hardware entwickelt und selbst fertigt. Nvidia lässt bei TSMC fertigen (ebenso AMD seine GPUS), AMD hat seine CPU Fertigung ausgeliedert => Global Foundries, IBM und Co =>Mitglied der Gloabal Foundries, etc.
  
  Man stelle sich kurz mal die Situation bei TSMC vor: Dort arbeiten Ingenieure von TSMC sowohl mit Ingenieuren von AMD und Nvidia an den deren Fertigungsprozessen. Mit zwei direkten Konkurrenten. Im gleichen Haus. Zur gleichen Zeit. Das erzeugt eine Menge Probleme, keine einfache Situation für TSMC. TSMC kann wohl kaum auf einen seiner großen Kunden verzichten. Auf der einen Seite verlangen TSMC's Kunden wie Nvidia die Kosten für Forschung und Umstellen von Fertigungsprozessen zu teilen, auf der anderen Seite wollen sich Firmen wie NVidia nicht von ihrer direkten Konkurrenz in die Karten gucken lassen. Kurzum: Die Situation ist für alle beteiligten unglaublich schwierig, Nvidia zB ist sich nicht zu schade dafür, öfters mal Gerüchte zu streuen, man könnte ja einfach den Fertiger wechseln...
  In diese Trickfalle fällt Intel durch die eigene Fertigung nicht, was sie in eine "bessere" Position versetzt, öfter die Fertigungsstrukturen zu wechseln.
  
• Kohle: Im Vergleich zu Intels Fertigungs- und Umsatzzahlen wirkt Nvidia fast winzig. Die finanziellen Voraussetzungen für Intel sind völlig andere als für Nvidia. Was Intel an Geld in neue Fertigungsstätten und Prozesse stecken muss könnte Nvidia zB einfach nicht alleine stemmen(siehe oben).

Weder Intel noch andere Fertiger können zaubern.

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psYcho-edgE schrieb:

Mein Gott, wenn man es sich genau überlegt kann es sein, dass wir das Ende der Shrink-Ära erleben werden. Wird dann wohl Zeit für neue Strukturen und neue Techniken (3D-CPUs, Quantenprozessoren, etc.). Und dann muss endlich mal der Softwarezweig die Finger ziehen. Darauf wird es wohl nach dem Erreichen von so ~4nm rauslaufen, dass die Kohle in die Perfektionierung der Produktion (gegen 0% Abfall), der Architektur und der Software gesteckt wird anstatt in die des Shrinks. Aber na ja, wird wohl erst passieren wenn ich in Rente gehe

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marco_f schrieb:

Prof meinte letztens, dass physikalisch momentan Ende bei ca. 0.5nm ist. Ob er da jetzt das Gate meinte, oder die Knotengröße weiss ich nicht. Bis wir da hin kommen dauert es aber noch, da die Entwicklungsdauer zunimmt.

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aurum schrieb:

Da kommen Tunneleffekte doch schon massiv zu tragen ... kann mir nicht vorstellen das CPUs wie wir sie heute kennen dann noch funktionieren. Die e- treten dann doch mit erheblicher Wahrscheinlichkeit in den klassisch verbotenen Bereich ein.

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hydrox schrieb:

oder vielleicht wird dann endlich verstärkt über Spintronik nachgedacht.

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