News 16-Milliarden-Investition: TSMC plant neue Gigafab für 5- und 3-nm-Chips

So wie ich das vor ein paar Semestern gelernt habe, bezieht sich die Anzahl der Nanometer nur auf die Kanallänge des Transistors. Der Rest des Transistors (Gate, Source, Drain, Substrate, Kontaktierung, Zuleitungen) kommen da natürlich noch dazu. Der Kanal muss möglichst klein sein, damit (a) das Ein-/Ausschalten möglichst schnell geht (da die Gatekapazität sinkt) und (b) im leitenden Betrieb der Kanalwiderstand möglichst gering ist (Widerstand steigt proportional mit Länge). Bei p-Kanal-Transistoren ist der Kanal eh immer ca. 3x breiter, da die p-Leitung deutlich schlechter ist als die n-Leitung (siehe Ladungsträgerbeweglichkeit im Halbleiter).
Damit ist DJMadMax' Rechnung hinfällig Der reine Kanal eines n-Kanal-Transistors kann durchaus sehr klein sein, was dann aber nicht heißt, dass der gesamte Transistor nur 14 nm groß ist

@hmmmmm: Müsste die Packdichte bei halber Transistorgröße nicht um den Faktor 4 steigen? Bin mir grad nicht mehr ganz sicher...

Das bedeutet ja nicht, daß der Transistor nur 14 nm groß ist. Intel z.B. benutzte bei der 3000er Generation sogenannte 3D Transistoren. Da wurde der zweidimensionale Footprint des Bauteils geschrumpft, also LängexBreite, dafür aber in der Tiefe wieder etwas zugelegt damit die Leistung des Gate zur verwendeten Schaltung passt. Also ist die Packdichte ja auch immer in jedem Verfahren anders. Ich glaube nicht, daß sich dazu generelle Aussagen treffen lassen, da jede Fab ja eigene Prozesse erarbeitet und immer neue "Tricks" gefunden werden.

Es gab damals auch ein Interview im Netz, wo ein Intel Mitarbeiter zum 22 nm Prozess befragt wurde und dort gesagt hat, daß im fertigen Chip nichts in dieser geringen Größe verbaut ist. Finde den Artikel leider nicht mehr, glaube mich aber zu erinnern das dabei von tatsächlichen Strukturgrößen im 60 nm Bereich gesprochen wurde und DAMALS gesagt wurde, daß bei 7 nm Lithografie endgültig die Machbarkeitsgrenze erreicht wäre mit den DAMALIGEN Prozessen. Das kann heute aber wieder ganz anders sein, wie im Artikel erwähnt, wird ja schon an 5 und 3 nm Prozessen gearbeitet.

Präsentation Intel 3D Transistor: http://www.intel.com/content/www/us/en/silicon-innovations/standards-22nm-3d-tri-gate-transistors-presentation.html?wapkw=transistor

DJMadMax schrieb:

Zwischen dem Silikat befindet sich doch, wenn ich nicht irre, weiterhin Kupfer, um die entsprechenden Signale weiterzuleiten.

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Das müssen diese neuen Feldspat-Chips sein...

Ein Die besteht aus mehreren Ebenen. Auf der untersten Ebene auf dem Silizium-Plättchen befinden sich die Transistorstrukturen. Darüber stapeln sich in mehreren Ebenen die "Verdrahtungen". Wie eng die unterste Ebene der Verdrahtungen und wie eng die Transistoren gesetzt werden können, bestimmt beides zusammen, wie klein die Strukturen auf dem Chip werden können. Ersteres wird Interconnect Pitch genannt, zweiteres Contacted Gate Pitch.

Eine gute Darstellung, welcher Hersteller bei welchem Prozeß welche Größen erreicht, findet sich hier.

Chong99 schrieb:

Das ist doch rausgeschmissenes Geld. Die Investitionskosten stehen in keinem Verhältnis zu der Leistungsausbeute der Chips. Da werden 15 Mrd. Dollar investiert um im Vergleich zu jetzigen Chips 30-40% mehr Leistung zu bekommen bei gleichem Stromverbrauch.

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Das ist zu kurz gedacht.
Zum einen geht es nicht nur um den höheren Takt, sondern auch schlicht darum, mehr Transistoren auf der gleichen Fläche unterzubringen oder bei gleicher Transistorenzahl mehr Dies auf dem Wafer unterzubringen.
Zum anderen stehen die Foundries in einem harten Konkurrenzkampf untereinander, insbesondere um die Premiumkunden.
Premiumkunde Nummer 1 ist Apple. Gewinnt TSMC mit dieser Fab für sagen wir vier weitere Jahre die SoC-Produktion für Apple, so wird alleine Apple ihnen dafür in dem Zeitraum so ca. 20 - 25 Mrd.$ in die Hand drücken. Und wahrscheinlich werden sich dann Qualcomm und MediaTek auch nicht lumpen lassen...

hmmmmm schrieb:

Es gab damals auch ein Interview im Netz, wo ein Intel Mitarbeiter zum 22 nm Prozess befragt wurde [...] und DAMALS gesagt wurde, daß bei 7 nm Lithografie endgültig die Machbarkeitsgrenze erreicht wäre mit den DAMALIGEN Prozessen. Das kann heute aber wieder ganz anders sein, wie im Artikel erwähnt, wird ja schon an 5 und 3 nm Prozessen gearbeitet.

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Das ist auch immer noch so. Niemand wird ohne EUV-Lithografie 5nm oder gar 3nm erreichen.
Und nur TSMC glaubt bisher komplett ohne EUV-Lithografie bei 7nm auszukommen.

Basti__1990 schrieb:

Und ich dachte immer bei 10nm ist schluss weil dann die leitende Schicht nur noch aus wenigen Atomen besteht. Für <5nm müsste es dann doch neues Material geben oder?

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Ich auch.. Aber mit EUV Litho sind sie ja fast am Ökonomischen Ende. Bis wir dann GPUs und CPUs mit 3/5nm Sehen haben wir wohl Ende 2020 Ich bin ja auch gespannt was dann mit QuantenComputern sein wird, Da wird ja gut geforscht,ebenso finde ich die Skalierbaren Exascale Server sehr Interessant.
Aber ebenso bin ich sehr Gespannt was AMD mit Google zusammen da im Deep learning Bereich tätigen können

ukulele schrieb:

So wie ich das vor ein paar Semestern gelernt habe, bezieht sich die Anzahl der Nanometer nur auf die Kanallänge des Transistors. Der Rest des Transistors (Gate, Source, Drain, Substrate, Kontaktierung, Zuleitungen) kommen da natürlich noch dazu. Der Kanal muss möglichst klein sein, damit (a) das Ein-/Ausschalten möglichst schnell geht (da die Gatekapazität sinkt) und (b) im leitenden Betrieb der Kanalwiderstand möglichst gering ist (Widerstand steigt proportional mit Länge). Bei p-Kanal-Transistoren ist der Kanal eh immer ca. 3x breiter, da die p-Leitung deutlich schlechter ist als die n-Leitung (siehe Ladungsträgerbeweglichkeit im Halbleiter).
Damit ist DJMadMax' Rechnung hinfällig Der reine Kanal eines n-Kanal-Transistors kann durchaus sehr klein sein, was dann aber nicht heißt, dass der gesamte Transistor nur 14 nm groß ist

@hmmmmm: Müsste die Packdichte bei halber Transistorgröße nicht um den Faktor 4 steigen? Bin mir grad nicht mehr ganz sicher...

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Und nicht vergessen: Die Verbindungen zwischen den Layern (?Metal-Pitch?) kosten Platz in jedem Layer durch den die laufen, Transen brauchen nur in einem Layer Platz.

smalM schrieb:

Zum anderen stehen die Foundries in einem harten Konkurrenzkampf untereinander, insbesondere um die Premiumkunden.Premiumkunde Nummer 1 ist Apple.

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Warum sollte ein Unternehmen mit < 1/5 Marktanteil Premiumkunde sein?

foofoobar schrieb:

Warum sollte ein Unternehmen mit < 1/5 Marktanteil Premiumkunde sein?

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TSMC interessiert sich nicht für Apples Smartphone-Marktanteil - TSMC interessiert sich nur dafür, von welchem Prozeß Apple wieviele Wafer kauft. Es geht ums Geld, das TSMC mit Apple verdient und da ist Apple schlicht der größte Kunde von TSMC und wird auch entsprechend vor jedem anderen bevorzugt beliefert.

DJMadMax schrieb:

[...]
Bei einer Strukturbreite von lediglich 3nm würden somit ja nur noch ca. 20 Kupferatome nebeneinander passen, bevor sie einen Kurzschluss verursachen.

Gehe ich richtig in dieser Annahme?

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Die Realen Strukturbreiten sind, je nach Verfahren und Hersteller, etwa 4 bis 5-fach größer als die Breite, nach der das Verfahren benannt ist. hmmmmm (siehe weiter vorne in den Kommentaren) hat das sehr gut erklärt.

Um es kurz zusammenzufassen, geben die nm-Angaben des Herstellers nicht (mehr) die Gate- oder Transistor-Breiten an, sondern zeigen grob gesagt nur, wie präzise bzw. mit welcher Genauigkeit man die Strukturen abbilden und fertigen kann.

Dennoch ist man bereits verdammt nah am physikalischen Maximum dran. Bis vor einigen Jahren ging man noch davon aus, dass das Moorsche Gesetzt ca. 2019 / 2020 endet, weil das physikalische Maximum bei den Transistoren dann erreicht sei. Mittlerweile hat man das immer wieder etwas nach hinten korrigiert, aber ab ca. 2030 wird es verdammt schwer, die Strukturbeiten weiter zu reduzieren (sofern man es jemals als "leicht" bezeichnen konnte). Wird interessant, was danach kommt

hmmmmm schrieb:

Bei einem Wechsel von z. B. 28 nm auf 14 nm erhöht sich die theoretisch mögliche Packdichte der Strukturen um den Faktor 2. Also könnten dann im 14 nm Verfahren auf 1 mm² Waferfläche 2x soviele Strukturen abgebildet werden wie im vorherigen 28 nm Lithografieprozess.

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Müsste es, da es sich ja um 2-dimensionale Strukturen handelt, nicht eigentlich quadratisch gerechnet werden, also dass die Packdichte pro Schicht sich beim Wechsel von 28 auf 14 nm um den Faktor 4 (statt 2) erhöht?

smalM schrieb:

TSMC interessiert sich nicht für Apples Smartphone-Marktanteil - TSMC interessiert sich nur dafür, von welchem Prozeß Apple wieviele Wafer kauft. Es geht ums Geld, das TSMC mit Apple verdient und da ist Apple schlicht der größte Kunde von TSMC und wird auch entsprechend vor jedem anderen bevorzugt beliefert.

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Und wo kommen die anderen 4/5 der SOCs her?

hmmmmm schrieb:

Bei einem Wechsel von z. B. 28 nm auf 14 nm erhöht sich die theoretisch mögliche Packdichte der Strukturen um den Faktor 2.

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Eindimensionale Transistoren?

Eine erklärende Übersicht zu den verschiedenen Größen und einen Vergleich zwischen den Halbleiterherstellern findet man unter "The 2016 Leading Edge Semiconductor Landscape".

foofoobar schrieb:

Und wo kommen die anderen 4/5 der SOCs her?

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Es sind tatsächlich 5/6...
Die beiden absatzstärksten sind Qualcomm und MediaTek, wobei ich nicht weiß, ob MediaTek Qualcomm inzwischen bei der Anzahl eingeholt hat.
Daneben gibt's noch Samsung, HiSilicon, Spreadtrum und ein paar andere.
Bei allen außer Apple sind die Masse eher kleine bis mittlere SoCs, aber selbst die High-End-Klasse der anderen kommt nicht an Apples SoC-Größen heran. Und natürlich läßt nur Apple ausschließlich auf dem teuren 14nm/16nm Node produzieren.

Und selbstverständlich hat TSMC auch noch im Blick, daß Apple eine Viertel Milliarde LTE-Basebandchips im Jahr kauft, die alle auch bei TSMC hergestellt werden

'Mal von den "echten" Nodengrößen-/schritten abgesehen, ist doch relevant was am Ende dabei heraus kommt und ob Verbraucher dann gewillt sein werden für das Bisschen Mehrleistung weitaus mehr hin zu blättern.

Bei den Smartphones funktioniert das momentan ja noch ganz gut, aber bei CPUs und GPUs sieht das bei deutlich wachsenden Preisen und mäßiger Mehrleistung schon wieder etwas anders aus (ich "eiere" ja auch noch mit CPU und GPU von 2012 herum - i7-2600K und GTX 670 OC, respektive - und pfeife für meine eigenen Ansprüche noch nicht aus dem letzten Loch; also eine neue AMD GPU wird vorzugsweise in 2017 fällig, eine neue AMD oder Intel CPU nicht vor Verfügbarkeit von PCIe 4.0 (2018), vermutlich eher 2019 (Zen+ oder Cannon Lake)).

Eine Möglichkeit wäre natürlich noch dem Konsum künstlich nach zu helfen, durch begrenzende Ausstattung (Speichermenge, Taktrate usw.) oder Qualität (oder Geräte mit verbauten Chips müssen mit anderen Features anstelle Leistung, Formfaktor und Verbrauch/Laufzeit beworben werden), da es eine Menge Leute gibt, die ziemlich genügsam sind/bleiben werden bzw. marketing-resistent sind und eben nicht den Vorstellungen einer Industrie oder in Medien generierten Hype um jeden Preis zu folgen.

Vermutlich haben TSMC und Konsorten das schon durchkalkuliert (oder sind z.T. noch dabei), wann der Break-Even für die nötigen Investitionen erreicht wird, aber die Marktentwicklung zu prognostizieren ist nicht gerade einfach. Im Endeffekt wird man abwarten müssen, wie hörig die Konsumenten sein werden bzw. ob diese willig sein werden alle 1-2 Jahre die neueste Iteration zu kaufen oder mangels echtem Leistungszuwachs bspw. lieber 1 - 2 Generationen überspringen, was sich dann zuerst für die Entwickler und danach resultierend für die Produzenten weniger rechnen könnte.

In jedem Fall bleibt es spannend ...