News SK Hynix: 3D-NAND-V4 mit 512 Gbit und HBM2 im Produktkatalog

MichaG

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Der Speicherhersteller SK Hynix hat den eigenen Produktkatalog aktualisiert, der diverse Neuigkeiten bereithält. Bei NAND-Flash steht die 4. Generation 3D-NAND mit 256 und 512 Gigabit pro Die an. Auch HBM2 ist neu im Katalog. Die neue DRAM-Generation und LPDDR4X stehen ebenso in den Startlöchern.

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Ich hoffe doch es werden mindestens 8GB HBM2 Speicher bei den neuen Karten. 4GB im Jahre 2017 wäre witzlos.
 
Zumindest hat SK Hynix die Blockgröße von 9 MB (3D-V3) auf 13,5 MB (3D-V4) erhöht, was generell die Leistung verbessert.
Wie soll das denn bitte gehen? Die Blockgröße ist nur die Größe der kleinsten Einheit die gelöscht werden kann, eine größere Blockgröße bewirkt also allenfalls, dass wenn beim Schreiben kein Platz mehr vorhanden ist, dann mehr Daten erst aus noch gültigen Blöcken umkopiert werden müssen, bevor der Block gelöscht und neu beschrieben werden kann. Es sorgt also eher eine Verschlechterung zumindest der Performance im Steady State.
 
Ob es dann günstiger zu produzierenden HBM2 (mit geringerer Bandbreite, also mit maximal 256GB/s oder 408 GB/s) für Klein-Vega (Vega11) GPUs (als mögliche Nachfolger der Polaris 10 und 11 GPUs) geben wird oder doch GDDR5X von Micron (oder nur GDDR5)?

Groß-Vega (Vega10) GPUs sollen laut AMD ja angeblich 512GB/s bekommen.

AMD-VEGA-10-specifications-1000x546.jpg
 
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Was hat das mit dieser News zu tun? Es ist AMD Entscheidung welches RAM die für welche Graka verwenden und nicht die der Anbieter solcher RAMs.
 
Angebot und Nachfrage, genau, wo liegt das Problem? Es hat niemand behauptet SK Hynix schreibt AMD irgendetwas vor und natürlich gibt es einige Anbieter von Grafikkarten-Speicher ... AMD stellt keinen eigenen RAM her, sondern hat HBM(2) zusammen mit SK Hynix entwickelt, deshalb ist die Assoziation in hohem Maße gegeben. Es steht doch "Graphics" bei 2 Konfigurationen sowie unterschiedliche Bandbreiten auf dem SK Hynix Slide, oder nicht?
 
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Holt schrieb:
Wie soll das denn bitte gehen? Die Blockgröße ist nur die Größe der kleinsten Einheit die gelöscht werden kann, eine größere Blockgröße bewirkt also allenfalls, dass wenn beim Schreiben kein Platz mehr vorhanden ist, dann mehr Daten erst aus noch gültigen Blöcken umkopiert werden müssen, bevor der Block gelöscht und neu beschrieben werden kann. Es sorgt also eher eine Verschlechterung zumindest der Performance im Steady State.

Micron sieht das anders: https://www.micron.com/~/media/documents/products/technical-note/nand-flash/tn2907.pdf

Ist nur ein Beispiel. Es finden sich sicher noch weitere, wenn man danach sucht. ;)

2017-01-31_102154.png
 
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@HBM2

naja AMD wird doch ziemlich sicher den Hynix HBM2 verwenden (wobei auch Samsung nicht mehr in Petto hat). Und da muss man aktuell mit weniger auskommen als vermutlich geplant, ergo keine 8 GByte Stacks und keine 512GB/s beim Einsatz von 2 Stacks wie sie Vega hat.

Auch der SAMSUNG HBM2 hat weniger als 256 GB/s / Stack, siehe P100 und dessen Bandbreite.

Aktuell hat damit Vega weniger Bandbreite als Fiji (da dieser 4 Stacks hat...).

Klar, mag sein dass AMD die HBM2 Stacks auf 1000 Mhz OC kann - oder schlicht warten muss bis die passenden Stacks auch vertreiben werden.

Edit: Ich finds etwas erschreckend wie spät man HBM2 listet und dann auch nicht mit den Spezifikationen die man gerne gesehen hätte, 8Gbyte / Stack und vollen 256GB/s Stack.
Da ereilt AMD noch etwas dasselbe Schicksal wie Fiji, wenns doof läuft. 8GB sind sicher vertretbar aber mit 16GB hätte AMD vermutlich die Preise gut anziehen können - vor allem wenn man von 2facher Fiji Leistung wie angekündigt ausgeht (also etwas TITAN X P Niveau).

Ich verstehe dass AMD bei den angekündigten Specs für HBM2 auf 2 Stacks statt 4 gesetzt hat. Das halbiert halt den möglichen Speicherausbau und die Bandbreite. Gerade beim Ausbau und der serh eingeschränkten HBM2 Möglichkeiten schränkt das nun aber die Flexibilität massiv ein.
 
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Krautmaster schrieb:
Klar, mag sein dass AMD die HBM2 Stacks auf 1000 Mhz OC kann - oder schlicht warten muss bis die passenden Stacks auch vertreiben werden.

Naja, eine Spezial-Order von HBM2 mit 512GB/s (welche nicht an die große Glocke gehängt wird bzw. worum sich noch keine Gerüchte ranken) wäre wohl auch möglich, wer weiss?

Dass AMD zu Samsung abwandert und mehr bezahlt (als den gemutmaßten Mitentwickler-Vorzugspreis) halte ich doch eher für an den Haaren herbei gezogen, es sei denn die Kapazitäten bei SK Hynix wären zu begrenzt was AMDs Bedarf angeht und ich glaube kaum, dass Samsung einen technologischen Vorsprung gegenüber dem Lizenzgeber/Hauptentwickler der Speichertechnologie haben wird und sich die Bestückung der nVidia P100 Karten mit der Premium-HBM2-Ausführung bestimmt fürstlich entlohnen lassen wird.

Wie sind denn die Erfahrungen bzgl. OC bei HBM1 gewesen (nur als Anhaltspunkt, denn HBM2 mag sich letztendlich anders verhalten)?

Na, ich bin ja 'mal gespannt of Low Cost Low Bandwidth HBM2 schon für Klein-Vega/Mittelklasse GPUs kommen wird, zutrauen würde ich das AMD ja, wenn es erschwinglich genug wäre und sich neben Geschwindigkeit mehr Platz, Effizienz und bessere Adressierung auszahlen werden. Eigentlich sollte man wegen der Vega Architektur Ankündigungen/Enthüllungen (Stichwort neuer Speicherkontroller und Raven Ridge APUs auf Basis von Vega+Zen+HBM2 mit Leistungsfähigkeit einer RX 460, wobei letzteres noch ein Gerücht ist) davon ausgehen können.
 
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Wie sind denn die Erfahrungen bzgl. OC bei HBM1 gewesen (nur als Anhaltspunkt, denn HBM2 mag sich letztendlich anders verhalten)?
OC des Speichers bei der Fury(X) ist praktisch nicht möglich.
 
@Austrokraftwerk:

Danke für die Info, bleibt eigentlich nur noch die Hoffnung, dass das bei HBM2 anders sein könnte.

Da es sich um den SK Hynix Katalog handelt kann es auch sein, dass einfach AMD schon alle Kapazitäten des Hochleistungs-HBM2 für sich reserviert/gebucht hat und daher offiziell kein HBM2 2.0Gbps (da angeblich dieser noch für Quartal 4, 2016 zur Verfügung stand, wenn man WccfTech glauben will) verfügbar ist (für nVidia) bis zur 2. Jahreshälfte.

Denkbar wäre auch, dass sich der Launch von Vega bis ins 3.Quartal 2017 verzögert, ergo Paperlaunch im Mai, aber erste Verfügbarkeit (frühestens) ab spätem Juli. Auf die paar Monate käme es - zumindest für mich - dann auch nicht mehr an (obwohl natürlich dann die Preise noch später sich einpendeln dürften und auch erste Custom-Modelle noch später auf den Markt kommen dürften).

Dagegen spräche aber, dass AMD es sich nicht leisten kann noch viel später den Launch hinzulegen, wenn schon Anfang kommenden Jahres nVidia mit Volta aufschlagen könnte (wobei das relativ früh wäre, falls ein Pascal Refresh diesen Sommer zuerst noch kommen sollte, würde ich eher Sommer 2018 mit Volta GPUs im Konsumentenmarkt rechnen).
 
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der 2 Gbit HBM2 wurde im Juli für Q3 2016 in Aussicht gestellt, wurde aber nie lieferbar.

Q3 2016

Im Prinzip meint WCCFTECH dasselbe wie ich. UU. kann die Bandbreite bei Vega kleiner ausfallen als bei Fiji und der Pascal TITAN.
AMD hätte da wohl stellenweise auch lieber auf ein 4 Stack Modell setzen müssen, aber wer weiß, vielleicht gibt es das sogar.
Selbst mit 8GByte Stacks hätte AMD ja sonst sehr schweres Feld auf dem Computing Markt. Der P100 bietet ja nicht umsonst 4 Stacks, um eben 32 GB zu ermöglichen.

2 Stacks passt imho eher zum kleinen Vega.

Edit: Umso spannender ob HBM hier bei Vega Vorteile bringen kann. Die Bandbreite ist ja selbst mit 2.0 Gbit Stacks wenig herausragend. Dazu max 8, später vielleicht 16 GByte Ausbau. Zusammen mit dem hohen Preis für Interposer + HBM2 sowie der sehr geringen Flexibilität beim Ausbau (immer Fixes Chip <-> VRam Verhältnis) bleibt eigentlich nur noch das vermeidlich kleinere SI und die generelle Platzersparnis. Ggf. auch eine bessere Energie Effizienz.

Bin gespannt ob AMD mit einem dieser Punkte auch wirklich punkten kann, andernfalls ist auch HBM in Version 2.0 eher überflüssig um nicht zu sagen von Nachteil für AMD.

Oder AMD setzt HBM 2 wirklich nur als Cache ein und pflanzt noch GDDR mit aufs Board. Würde zumindest die Größe des Prototypen PCB erklären.
 
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"Die High-End-SoCs MediaTek Helio P20 und Qualcomm Snapdragon 835"

Das sollte der Autor vielleicht noch einmal umformulieren... ;)
 
Krautmaster schrieb:
... Der P100 bietet ja nicht umsonst 4 Stacks, um eben 32 GB zu ermöglichen. 2 Stacks passt imho eher zum kleinen Vega ... umso spannender ob HBM hier bei Vega Vorteile bringen kann. Die Bandbreite ist ja selbst mit 2.0 Gbit Stacks wenig herausragend. Dazu max 8, später vielleicht 16 GByte Ausbau. Zusammen mit dem hohen Preis für Interposer + HBM2 sowie der sehr geringen Flexibilität beim Ausbau (immer Fixes Chip <-> VRam Verhältnis) bleibt eigentlich nur noch das vermeidlich kleinere SI und die generelle Platzersparnis. Ggf. auch eine bessere Energie Effizienz. Bin gespannt ob AMD mit einem dieser Punkte auch wirklich punkten kann, andernfalls ist auch HBM in Version 2.0 eher überflüssig um nicht zu sagen von Nachteil für AMD.
Oder AMD setzt HBM 2 wirklich nur als Cache ein und pflanzt noch GDDR mit aufs Board. Würde zumindest die Größe des Prototypen PCB erklären.

Naja, nur mit Wccftech ist das eben so eine Sache, dass der Wahrheitsgehalt leider oft auf der Strecke bleibt. Für bare Münze kann man da leider gar nichts nehmen, denn oft entpuppt es sich zur Enttäuschung einiger nur als Gerüchtequelle.

AMD wird schon wissen was sie wollen, ich gehe bei den günstigeren Klein-Vega GPUs auch von nicht von mehr als 1.6 Gbps HBM2 aus, denn mehr als knapp 410 GB/s werden für die Polaris Nachfolge-Mittelklasse-GPUs wohl auch sicherlich nicht benötigt werden (fast schon Overkill im Vergleich zu den 256 GB/s der Polaris 10 Karten).

Es wäre eine Möglichkeit auf Groß-Vega GPUs 4 Stacks zu positionieren - wie von Dir angekündigt, aber das würde evt. auf Kosten des Platzes und damit der Leistung gehen (noch hätte AMD ja Zeit dahingehend herum zu experimentieren und wer weiss, wie viele Prototypen im Umlauf sind, gerade für die Vega Pro GPU-Variante - als Konkurrenz zur P100 - dürften 4 Stacks eigentlich gesetzt sein).

Inwiefern es geheime Absprachen gibt zwischen SK Hynix und AMD, weiss ja auch vermutlich keiner außerhalb von deren Dunstkreis, zumal ich mit den 512 GB/s für Groß-Vega schon rechne, da Raja Koduri gerade die Bandbreite als neue Schlüssel-Spezifikation bei GPUs gerne bewerben möchte (siehe ab Minute 5 des PC World Interviews mit Raja) und dazu würde eine geringere Bandbreite als bei der nVidia Titan X Konkurrenz (480 GB/s) eigentlich wenig passen.

An eine Kombo mit GDDR5 und HBM2 nur für den Cache glaube ich nicht, denn das würde das gesamte GPU-Speichercontroller-Design von Groß-Vega obsolet machen (womöglich der Hauptvorteil - effizientere Speicheradressierung - von HBM2), da dürfte wie beim Roulette "rien ne va plus" angesagt sein. Ich gehe davon aus, dass - falls es die beschriebene HBM2-Problematik wirklich geben sollte - AMD darüber eigentlich schon länger Bescheid wissen sollte, da man eng mit SK Hynix zusammen gearbeitet/entwickelt hat, und bestimmt Maßnahmen von AMDs RTG ergriffen worden sind, das Endprodukt trotzdem vernünftig hin zu bekommen.

Bis Mai 2017 ist es noch eine Weile, falls der Vega Marktstart - wie aktuell vermutet - dann durchgezogen werden wird. Im zweiten Halbjahr sollen es - mit 4 Stacks bei der gemutmaßten Dual Vega GPU (Radeon Pro Duo 2?) - sogar schon 1TB/s sein, also da dürfte SK Hynix noch einiges vor sich haben oder die Karten liegen evt. nicht alle auf dem Tisch, wer weiss das schon ...
 

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MichaG schrieb:
Micron sieht das anders: https://www.micron.com/~/media/documents/products/technical-note/nand-flash/tn2907.pdf

Ist nur ein Beispiel. Es finden sich sicher noch weitere, wenn man danach sucht. ;)
Dann aber bitte auch genau lesen, denn was dort auf der ersten Seite unter Array Organization steht, erklärt warum das NAND schneller gelesen und beschrieben werden kann, welches sie dort als Large-block NAND bezeichnen: Es hat 2048 Byte (+64 spare) pro Page, während das als Small-blck bezeichnete NANDs nur 512 Byte (+16 spare) pro Page hat.

Das sieht man auch auf dem Bild:

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Achte auf die Data output cycles in Table 7 bzw. die Data intput cycles in Table 8, da sind es beim Small Block NAND eben 528 Wiederholungen, beim Large Block dann 2112, absolut braucht das Small Block nur 41,75 µs eine Page zu lesen, hat dann aber nur 528 Byte und muss die für nächste Page dann wieder den Overhead am Anfang durchlaufen und warten. das mit der großen Pages braucht das nicht so oft, weil es danach eben gleich 2112 Byte gelesen hat, was dann aber auch 130,0µs dauert. Wenn man nur 512 Byte braucht, ist das natürlich sogar langsamer und das Dokument ist von 2005, heutige NANDs dürften durchaus 16k Pagesize haben, wenn nicht noch mehr, was nicht gerade hilft die Ergebnisse bei 4k Lesend zu verbessern, bei 4k Schreibend kann man die Daten ja im Cache sammeln, aber wenn der deaktiviert ist, werden die Ergebnisse auch immer mieser.

Dazu hat Large-block dann auch 64 Pages pro Block (sind heute auch mehr, 512 oder 1024 oder noch mehr), aber das macht eben nur das Löschen schneller, weil mit einem Schlag eben dann mehr Pages gelöscht werden, aber die Schreib- und Lesegeschwindigkeit ist nur von der Pagesize abhängig, weil die Pages die Einheit sind die auf einmal gelesen und am Stück beschrieben werden müssen. In den spare Bytes schreiben SSD dann üblicherweise die ECC zu den Daten der Page.

Also bitte korrigieren, denn bei gleicher Pagegröße sind mehr mit mehr Pages pro Block und damit größeren Blöcken nicht schneller, außer beim Secure Erase. Im Betrieb werden sie vor allem im Steady State langsamer sein, weil dann vor dem Löschen eines Block noch mehr gültige Daten dort drin sind die erst noch umkopiert werden müssen.
 
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