News Samsung Foundry: 8-nm-Fertigungsprozess ist einsatzbereit
- Ersteller Volker
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Pry_T800 schrieb:
Warum sollten die das tun? ASML beliefert auch die Konkurrenz. Wenn Intel wirklich die ASML Maschinen mitentwickelt, würde auch AMD davon profitieren, die belichten nämlich ihre CPUs bei Globalsoundries mit den selben NXE Maschinen. Nur die Hotline anrufen zählt nicht.
Die unterschiedlichen Fertigungsprozesse entspringen einfach nur dem ASML Hardwareupgrade der Maschinen, manche Hersteller lassen das aber auch mal schleifen und überspringen eins.
Wenn ASML jemals selber zum Chipfertiger wird, wäre es im Grunde mit allen anderen auch zu Ende. Die Abhängigkeiten sind ja extrem.
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Ich hatte zuletzt gelesen, das Intel's 10nm ziemlich genau dem 7nm-Prozess von Samsung und Global Foundries entspricht. War glaube ich bei Anandtech.
Der Trend der beliebigen Bezeichnungen kam ursprünglich dadurch, dass die erhöhte Dichte in eine nm-Zahl umgerechnet wurde, also vierfache Packdichte bedeutete halbe nm-Zahl. Aber selbst das machen Samsung und Global Foundries nicht mehr. Von 14nm auf 7nm gibt es nur eine Verdoppelung der Packdichte.
Der Trend der beliebigen Bezeichnungen kam ursprünglich dadurch, dass die erhöhte Dichte in eine nm-Zahl umgerechnet wurde, also vierfache Packdichte bedeutete halbe nm-Zahl. Aber selbst das machen Samsung und Global Foundries nicht mehr. Von 14nm auf 7nm gibt es nur eine Verdoppelung der Packdichte.
A
Atent123
Gast
Benutzt Intel eigentlich EUV Lithographie für den 10nm Prozess oder kommt das bei Intel dann erst deutlich später als bei TSMC und Samsung ?
raekaos schrieb:
Die Chipproduzenten entwickeln nur das Prozessordesign, mit denen die Maschinen die Wafer belichten. Das funktioniert mit einem 35 Jahre alten 68K Design genauso wie mit einem modernen Intel, RISC, ARM oder sonst ein OpenCore. Das eine hat mit dem anderen im Grunde nichts zu tun.
Natürlich geben die Hersteller auch Fehlermeldungen zurück und ASML lernt daraus. Das ist aber nicht wirklich eine Zusammenarbeit, denn ASML beliefert wie gesagt Intel und die Chipfertiger für AMD, wie auch alle ARM-Produzenten.
Es gibt da kein unlizenziertes Tunning der Maschinen das man nur Intel oder Samsung etc. zuschreiben könnte.
DJMadMax
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Man sollte sich einfach mal vor Augen halten, dass der Van der Waal'sche Radius eines Kupferatoms etwa 140 Picometer beträgt.
1000 Picometer hingegen sind ein Nanometer.
4 Nanometer entsprechen also 4000 Picometern oder etwa 29 Kupferatomen.
Wie hier gleichzeitig noch hunderte Watt elektrischer Leistung fließen können und dreistellige Temperaturen erzeugen, ohne, dass die Strukturen dabei komplett zerstört werden, das ist wahrhaftig faszinierend.
Cya, Mäxl
1000 Picometer hingegen sind ein Nanometer.
4 Nanometer entsprechen also 4000 Picometern oder etwa 29 Kupferatomen.
Wie hier gleichzeitig noch hunderte Watt elektrischer Leistung fließen können und dreistellige Temperaturen erzeugen, ohne, dass die Strukturen dabei komplett zerstört werden, das ist wahrhaftig faszinierend.
Cya, Mäxl
Atent123 schrieb:
Intel benutzt die neusten NXE:3400B-Maschinen, TSMC und Samsung benutzen meist noch die älteren NXE:3350B und NXE:3300B.
Die Maschinen bieten den 10nm wie 7nm Prozess an. In 7nm ist der Durchsatz aber geringer, das benötigt auch ständige Hardwareupgrades durch ASML, was Stillzeiten bedeutet.
Ein EUV-System wiegt 180 Tonnen und ist ca. 100 Millionen Dollar teuer, da spielt man eigentlich nicht mehr so gern dran rum wenn es erst mal läuft.
Die Chipfertiger schauen da in Wahrheit auch nur in das Gerät wie der Frosch ins Uhrwerk, das ist dass Problem. Das ist unmöglich vorherzusagen, wer da auch die Risikoproduktion in 7nm und kleiner da zuerst anlaufen lässt.
Zuletzt bearbeitet:
T
Teralios
Gast
Entschuldige bitte untertänigst und vielmals, dass ich am Handy auf die Frage geantwortet habe.panopticum schrieb:
Jedoch sollte jedem, der nur ein wenig Interesse an der Materie hat, auch entsprechende Links bekannt sein. Dass die Bezeichnung nichts mehr mit dem Prozess zu tun hat, ist ja nicht gerade seit kurzem bekannt, sondern schon einige Jahre.
Danke Floletni. Ist auch nur einer der Links. Hier auf CB gibt es ja auch entsprechende News.Floletni schrieb:
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Nein: https://www.eetimes.com/document.asp?doc_id=1332449eremit007 schrieb:Ist dann bald mit sinkenden RAM-Preisen zu rechnen?
S
smalM
Gast
eremit007 schrieb:
Ganz unabhängig von der Marktlage für RAM und NAND:
Hier geht es nur um Logic-Prozesse, also solche für SoCs, CPUs, GPUs, Modems etc., hergestellt von Samsung Foundry.
Samsung Foundry (= Auftragsfertiger) wurde erst kürzlich aus Samsung SC (Semiconductor) herausgelöst und als eigenständige Sparte etabliert.
RAM und NAND werden weiterhin von Samsung SC hergestellt. Die Exynos-SoCs werden von Samsung SC entwickelt und vertrieben (an Samsung IM), aber von Samsung Foundry hergestellt. Die nm-Angaben bei Speicher-Prozessen korrelieren übrigens nicht mit den nm-Angaben bei Logic-Prozessen.
Naxtrumrar schrieb:
Bei 130nm.
Colindo schrieb:
Das stimmt für TSMC und Metal- und Gatepitch. Allerdings wird Intel nur 7,5T-Libraries einsetzen, TSMC aber schon 6T.
Der 7nm-Prozeß von Samsung ist einer mit EUV und kommt erst später, wenn TSMC mit ihrem 7FF auch zu EUV wechselt.
GloFo geht den selben Weg wie TSMC, also erst ein 7nm-Prozeß ohne EUV, der dann später auf EUV umgestellt wird. Dafür ist deren 7nm-Prozeß gleich für High-Power vorgesehen, dem Zeitplan ist man voraus, AMD dürfte frohlocken.
Atent123 schrieb:
EUV ist eigentlich bei Intel nicht für 10nm vorgesehen. Da dessen Einführung (Massenfertigung) aber schon wieder verschoben wurde, könnte sich das nach hinten raus noch ändern. Jedenfalls hat die Verspätung bei 10nm Intel die technologische Führung gekostet. Im Augenblick ist TSMC vorne, die Einführung von EUV könnte das zu Gunsten von Samsung ändern; allerdings muß Samsung weiter springen (8LPP ist ja nur ein verbesserter 10nm-Prozeß). GloFo dürfte etwas später mit EUV starten, aber nach Stand der Dinge immer noch vor Intel.
Noch eine kleine Anmerkung zu den Größenangaben: Auch die echten Werte, die die Hersteller für Gate- und Metalpitch herausgeben, sind mit Vorsicht zu genießen. Das ist meist nur das, was technisch erreichbar ist, nicht das, was in der Massenfertigung auch tatsächlich so läuft, da sonst die Yields zu schlecht wären. So hat Intel von 14nm auf 14nm+ mit deutlich weniger Packungsdichte produziert, weil die 14nm-Produktion vorher so schlecht lief. Auf den Marketingfolien stand davon natürlich nichts, dafür wurden ständig für Samsung die Werte von 14LPE genannt, für TSMC die für 16FF, obwohl beide schon längst auf 14LPP und 16FF+ gewechselt waren. Bestimmt nur ein Versehen....
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SaschaHa
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Die angegebenen nm stellen die Auflösungs-Genauigkeit an, nicht die Transistor- oder Gate-Größe. Dort bewegt man sich noch - wie bereits gesagt wurde - bei ca. 30 bis 70 nm.Floppy5885 schrieb:
Das physikalische Maximum ist kein genauer Wert, sondern eher ein Übergang. Der Atomradius von Silizium beträgt laut Google 111 pm, also 0,111 nm. Je nachdem also, wie viele Atom-Schichten man benötigt, um noch "stabil" zu funktionieren, variiert das physikalische Maximum ein wenig. 4 nm könnten aber in etwa treffend sein, nach der aktuellen Namensgebung des Belichtungs-Verfahrens entspräche das ca. einer Angabe von knapp unter einem nm.
Beeindruckend ist es aber allemal, da man sich ja bereits in atomarer Größenordnung bewegt
Ist denn schon abzusehen, ob das SoC des Galaxy S9 ggf. mit der 8 nm-Fertigung produziert wird?
SaschaHa schrieb:
Hinzu kommt, dass man eine Lichtquelle für die Litho braucht, also im Fall von 4 nm Struktur wären ca. 8 nm notwendig. EBL kann da Abhilfe verschaffen, wird aber einfach in der Produktion zu teuer sein, da man Position für Position abrastern muss...
Kenneth Coldy
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Straputsky schrieb:
Was genau ist daran problematisch?
Es gibt einen Unterschied zwischen "problematisch" und "bedauerlich".
Ergänzung ()
DJMadMax schrieb:
Berechne die Anzahl der Kupferatome pro Die und die elektrische Leistung pro Atom um Deine Faszination nicht überboarden zu lassen. :-)
Weyoun
Vice Admiral
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- 6.286
Der Strom fließt in einem Transistor aber nicht durch das Gate (nur dort sind die Strukturbreiten so gering), sondern von der Source zum Drain.DJMadMax schrieb:
Die im Gate angelegte Spannung sorgt nur dafür, dass zwischen Source und Drain ein leitender Kanal aufgebaut wird.
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crustenscharbap
Commodore
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Reines Marketinggeschwätz ist das nicht, würde ich sagen.
Es gibt einige Faktoren, die ein Prozessor sparsamer machen. Einer davon ist die Verkleinerung des Fertigungsprozesses. Das dies oft wenig Wirkung zeigt, sieht man bei Intel. Aber dennoch sieht man ein Unterschied. Zum Beispiel ist ein Core i7 4790K deutlich flotter, als ein i7 2600K. Oder ein aktueller I3 (2-Kerne) ist minimal flotter und verbraucht deutlich weniger Strom.
Ich freue mich auf den Zeitpunkt, wenn die Highend Smartphones so effizient sind, dass der Akku einfach ewig hält. Der Snapdragon 835 ist dem schon sehr nahe. Wird sehr wenig warm und ist irre schnell.
Es gibt einige Faktoren, die ein Prozessor sparsamer machen. Einer davon ist die Verkleinerung des Fertigungsprozesses. Das dies oft wenig Wirkung zeigt, sieht man bei Intel. Aber dennoch sieht man ein Unterschied. Zum Beispiel ist ein Core i7 4790K deutlich flotter, als ein i7 2600K. Oder ein aktueller I3 (2-Kerne) ist minimal flotter und verbraucht deutlich weniger Strom.
Ich freue mich auf den Zeitpunkt, wenn die Highend Smartphones so effizient sind, dass der Akku einfach ewig hält. Der Snapdragon 835 ist dem schon sehr nahe. Wird sehr wenig warm und ist irre schnell.
T
Teralios
Gast
Falls du dich auf meinen ersten Beitrag beziehst.crustenscharbap schrieb:
Mit Marketingewäsch meinte ich nur die »Bezeichnung« des Prozesses. Der Begriff »7nm« ist heute eben reines Marketing, da die dadurch suggerierte Strukturgröße eben bei weitem nicht erreicht wird. Die wichtigen Kenndaten weichen in dem Fall um mindestens den Faktor 5 ab.
Gate Pitch: 54nm (um den Faktor 7,7 größer)
Interconnect Pitch: 36nm (um den Faktor 5 größer)
Zahlen von hier: https://en.wikipedia.org/wiki/7_nanometer
Die Angaben der entsprechenden Prozesse hat wohl einen »historischen« Hintergrund, dass alle paar Jahre die Größe der Transistoren um 30% sich verkleinert. Also eine Art Überbleibsel von Moor's law.
Der wohl letzte Prozess, der mit wirklich dem »Faktor« entspricht, war wohl der 250nm-Prozess. Danach scheint es wohl Abweichungen von der Bezeichung des Prozesses und eben den definierten Werten zu geben. Zumindest »folgere« ich es aus der Formulierung der folgenden Seite für 180nm: https://en.wikipedia.org/wiki/180_nanometer
S
smalM
Gast
@Mr_Tee
GloFo dürfte gegenüber dem ursprünglichen Zeitplan ungefähr ein Quartal gutgemacht haben.
Das kürzlich aufgekommene Gerücht über einen 7nm-Navi-Chip von AMD im August 2018 bezog eventuell darauf. Zu dem Zeitpunkt ist 7LP aber noch mitten in der Risk-Production; TSMC hat dann nur den SoC-Prozeß zur Verfügung und Samsung dürfte gar nichts in 7nm anbieten, da sie ja gleich 7nm + EUV entwickeln.
@Teralios
Gate-Pitch und Metal-Pitch sind die Abstände zwische Gates bzw. Leiterbahnen und keine Größenangaben irgendwelcher Transistorstrukturen. Der Nodename bezeichnete hingegen ursprünglich die Gatelänge.
Die schrumpfte tatsächlich ab 180nm sogar schneller als der Nodename nominell anzeigte, verharrte dann aber bei ca. 25nm, während andere Strukturen auf dem Die weiter kleiner wurden. Seit 28nm/22nm ist dadurch die nominelle Angabe kleiner als die tatsächliche Gatelänge. Aber seit FinFET ist die Gatelänge als Angabe eh bedeutungslos geworden, bei GaaFET wird sie geradezu unsinnig werden.
ASLM hat als Ersatz eine Formel in Benutzung, die aus Gate-Pitch und Metal-Pitch eine formale Größenangabe errechnet. Intel kommt so mit 14FF auf 13,4nm, Samsungs 10FF LPP auf 13,0nm, TSMCs 10FF auf 11,6nm; soweit ich weiß alle mit 7,5T-Libraries. Intels (schon wieder nach hinten verlegter) 10FF-Prozeß soll auf 8,8nm kommen, TSMCs 7FF auf 9,5nm, GloFos 7LP auf 9,2nm; TSMC wird 6T-Libraries benutzen, die andern 7,5T - dafür ist, wie oben erwähnt, der 7FF ein reiner SoC-Prozeß. Wie ebenfalls schon oben erwähnt sind diese Angaben immer mit Vorsicht zu genießen, in der Massenpruktion können sie durchaus darüber liegen, um bessere Yields zu erzielen.
Dasselbe gilt übrigens für die Größenangaben von SRAM-Zellen, die die Hersteller auch gerne als Ausweis der Prozeß-Güte herumreichen. In der Implementation sind die Zellen dann (sehr) viel größer, weil sonst die Performance miserabel wäre!
GloFo dürfte gegenüber dem ursprünglichen Zeitplan ungefähr ein Quartal gutgemacht haben.
Das kürzlich aufgekommene Gerücht über einen 7nm-Navi-Chip von AMD im August 2018 bezog eventuell darauf. Zu dem Zeitpunkt ist 7LP aber noch mitten in der Risk-Production; TSMC hat dann nur den SoC-Prozeß zur Verfügung und Samsung dürfte gar nichts in 7nm anbieten, da sie ja gleich 7nm + EUV entwickeln.
@Teralios
Gate-Pitch und Metal-Pitch sind die Abstände zwische Gates bzw. Leiterbahnen und keine Größenangaben irgendwelcher Transistorstrukturen. Der Nodename bezeichnete hingegen ursprünglich die Gatelänge.
Die schrumpfte tatsächlich ab 180nm sogar schneller als der Nodename nominell anzeigte, verharrte dann aber bei ca. 25nm, während andere Strukturen auf dem Die weiter kleiner wurden. Seit 28nm/22nm ist dadurch die nominelle Angabe kleiner als die tatsächliche Gatelänge. Aber seit FinFET ist die Gatelänge als Angabe eh bedeutungslos geworden, bei GaaFET wird sie geradezu unsinnig werden.
ASLM hat als Ersatz eine Formel in Benutzung, die aus Gate-Pitch und Metal-Pitch eine formale Größenangabe errechnet. Intel kommt so mit 14FF auf 13,4nm, Samsungs 10FF LPP auf 13,0nm, TSMCs 10FF auf 11,6nm; soweit ich weiß alle mit 7,5T-Libraries. Intels (schon wieder nach hinten verlegter) 10FF-Prozeß soll auf 8,8nm kommen, TSMCs 7FF auf 9,5nm, GloFos 7LP auf 9,2nm; TSMC wird 6T-Libraries benutzen, die andern 7,5T - dafür ist, wie oben erwähnt, der 7FF ein reiner SoC-Prozeß. Wie ebenfalls schon oben erwähnt sind diese Angaben immer mit Vorsicht zu genießen, in der Massenpruktion können sie durchaus darüber liegen, um bessere Yields zu erzielen.
Dasselbe gilt übrigens für die Größenangaben von SRAM-Zellen, die die Hersteller auch gerne als Ausweis der Prozeß-Güte herumreichen. In der Implementation sind die Zellen dann (sehr) viel größer, weil sonst die Performance miserabel wäre!
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