http://www.pcmag.com/encyclopedia_term/0,2542,t=half-node&i=58929,00.asp
A process technology that reduces the size of the chip without redesigning the circuits to fit into the smaller area. Normally, when shrinking a chip to a smaller die size, some of the circuit design has to be reworked. The half-node is different; the design remains the same, and only the real estate has been shrunk. For example, in 2008, Altera introduced an FPGA with a 40 nm half-node: 5 nm less than the standard 45 nm. This 11% reduction in size reduces power consumption.
Daher kann man auch nicht einen bestimmte Fertigungsgröße "full-node" oder "half-node" nennen.
Es kommt immer darauf an wie die vorhergehende Fertigung war.
Aktuelles Beispiel:
Ein Shrink der 40 nm auf 32 nm ->20 % wäre ein Full-node step
32nm->28nm wäre ein Half-node step.
Da aber wohl die 32nm übersprungen werden ist der Schritt 40nm->28 nm wiederum ein Full-node step.
Es geh um den Schritt und damit verbundene Anpassungen die nötig werden.
Ein Shrink von 40 nm auf 32 oder 28 nm ist in jedem Fall ein Full-node Step da ein Redesign zur 40nm Fertigung nötig ist.