Xeon Phi „Knights Landing“ mit bis zu 72 Kernen
Die Nachfolger der vor einem Jahr eingeführten Xeon Phi „Knights Corner“-CPUs stehen in den Startlöchern. Die neue Generation von Intels Beschleunigern für Hochleistungsrechner (Supercomputer) trägt den Codenamen „Knights Landing“ (KNL) und wird im 14-nm-Prozess gefertigt. Im Rahmen der SC13 wurden weitere Details bekannt.
Wie Heise in Erfahrung brachte, soll KNL bis zu 72 Kerne besitzen; der Vorgänger bringt es bei den aktuellen Flaggschiffen der Xeon Phi 7100 auf maximal 61. Darüber hinaus werden erste Angaben zur Rechenleistung gemacht: bei doppelt-genauen Berechnungen (DGEMM) soll KNL bis zu 3 Teraflops erreichen; Nvidias neues HPC-Flaggschiff Tesla K40 bringt es beispielsweise in dieser Disziplin auf 1,33 Teraflops.
Weiter spricht Heise von einer „erweiterten Atom-Silvermont-Architektur“, die größere Zwischenspeicher (Caches), eine Out-of-Order arbeitende Gleitkommaeinheit (FPU) und vierfaches Hyper-Threading bieten soll. Bekanntlich werden die neuen Xeon Phi zudem AVX-512-Befehle unterstützen. Ferner ist davon die Rede, dass KNL über sechs Speicherkanäle bis zu 384 Gigabyte DDR4-Speicher mit 100 Gigabyte/s ansprechen können soll. Einen On-Package-Speicher soll es, wie bereits angekündigt, ebenfalls geben, wobei nun 8 oder 16 Gigabyte Stacked Memory und Speichertransferraten von 500 GByte/s genannt werden.
Im Gegensatz zu „Knights Corner“ soll „Knights Landing“ PCI Express in der Version 3.0 unterstützen und somit von einer höheren Bandbreite profitieren. Eine spezielle Variante (KNL-F) soll zudem mit der seriellen Hochgeschwindigkeitsschnittstelle InfiniBand mit bis zu 100 Gigabit/s ausgestattet sein.
Nähere Details zu „Knights Landing“ wird Intel voraussichtlich am morgigen Mittwoch auf der Supercomputing Conference (SC13) offiziell bekanntgeben.
Die Präsentation auf der SC13 förderte wenig neue Details zu Tage. Dass „Knights Landing“ (KNL) sowohl als PCI-Express-Beschleunigerkarte (Co-Prozessor) als auch als eigenständiger Prozessor (Host-Prozessor) angeboten werden soll, war ein Schwerpunkt, aber unlängst bekannt. In der Variante als Host-Prozessor soll die neue Xeon-Phi-Generation in „standard rack architectures“ eingebunden werden und Anwendungen nativ ausführen können, ohne dass Daten auf Co-Prozessoren ausgelagert werden müssen. Dies soll unter anderem die Softwareentwicklung vereinfachen und durch externen Speicher und Schnittstellen verursachte Latenzen verringern. Raj Hazra, Vizepräsident und General Manager von Intels Technical Computing Group, beschrieb das neue Format der Xeon Phi folgendermaßen: „Es wird die Leistung eines Beschleunigers besitzen aber als Softwareentwickler wirst du es als CPU betrachten. (...) Es ist das Beste aus zwei Welten.“
Im gewohnten Steckkartenformat wiederum, fungieren die neuen Xeon Phi als direkte Nachfolger der „Knights Corner“ und erneut als reine „Rechenbeschleuniger“, ähnlich wie AMDs FirePro- oder Nvidias Tesla-Karten, und sind somit zusätzlich auf einen Hauptprozessor angewiesen.
Eine Grafik veranschaulicht zudem das neue Prinzip mit On- respektive In-Package-Speicher, der hier auch als „naher Speicher“ bezeichnet wird. Ganz so nah wie der direkt in die CPU integrierte Cache ist dieser Speicher nicht, befindet sich aber neben dem Die auf dem CPU-Package, während herkömmlicher DDR-Arbeitsspeicher weiterhin außerhalb auf der Platine untergebracht ist. Der In-Package-Speicher soll die Leistung bei „speichergebundenen Workloads“ erhöhen. Auf die oben genannten Angaben zu Bandbreite und Kapazität dieses Speichers wurde nicht eingegangen.
Fabian und 
Jan-Frederik