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NewsRyzen 5000 und Radeon RX 6000: AMD zeigt Benchmarks zu Smart Access Memory
@Teralios Hast du eigentlich Quellen zu den Aussagen über die 32 Bit Registerbreite von Zen 2 und Intel CPUs bzgl. MMIO? Ich könnte schwören, dass ich die PPR für Family 19h die Tage gesehen habe. Aber das scheint nicht offiziell sein. Jedenfalls komme ich indirekt an die PPR ran. Anfrage ist schon raus...
Wer SAM aka resizable BAR platformunabhänig will, kann doch einfach Linux nutzen[1]. Da geht es dann bei Intel und AMD CPUs :=)
Dann muss auch Niemand mehr über propritäre Lösungen und böse Wettbewerbsverzerrung schimpfen!
[1] Ok, ich habe keine Ahnung was Nvidia Karten können/machen.. propritärer closed source Dreck..
ich habe bereits die Quellen genannt, die sind für jeden frei Zugänglich. Ebenso, dass ich bei Zen nur die Informationen interpretiere, die Zugänglich sind.
Intel zu 10. Gen Core i:
MMIO_Index: MMIO_INDEX is a 32-bit register. A 32-bit (all bytes enabled) I/O write to this port loads the offset of the MMIO register or offset into the GTT that needs to be accessed. An I/O Read returns the current value of this register. I/O read/write accesses less than 32 bits in size (all bytes enabled) will not target this register.
MMIO_Data: MMIO_DATA is a 32-bit register. A 32-bit (all bytes enabled) I/O write to this port is re-directed to the MMIO register pointed to by the MMIO-index register. An I/O read to this port is re-directed to the MMIO register pointed to by the MMIO-index register. I/O read/write accesses less than 32 bits in size (all bytes enabled) will not target this register.
MIO configuration: configuration space is a region of memory space.• The base address and size of this range is specified by Core::X86::Msr::MmioCfgBaseAddr. The size is controlled by the number of configuration-space bus numbers supported by the system. Accesses to this range are converted configuration space as follows:• Address[31:0] = {0h, bus[7:0], device[4:0], function[2:0], offset[11:0]}.
Und das sind Informationen, die ich innerhalb von wenigen Sekunden gefunden habe und ebenso, dass Intel den MMIO >4GB unterstützt.
Der Rest sind, wie gesagt Interpretationen, die auf Logik aufbauen, da ich weiß, wie Memory-Adressen aufgebaut werden und was passiert, wenn man von 32 Bit auf »64« Bit umsteigen muss und was das für ein Rattenschwanz nach sich zieht in den Registern.
@ZeroStrat
Kam im Thread glaub schon, Registerdoku von AMD 17h (Zen)
https://developer.amd.com/wp-content/resources/56255_3_03.PDF
Unter anderem auf Seite 27 steht was zur Beschaffenheit von MMIO und zur Addressierung.
Soweit am Anfang sind die Register nicht dokumentiert, aber die Register Dokumentation an sich ist vergleichsweise schwer verdaulich.
@Teralios
Habe ich auch gefunden, die eigentliche Registerdokumentation weiter hinten im Dokument ist jedoch wirklich schwer verdaulich. Das mag aber auch daran liegen, dass ich solche Dokumente meist nur für kleine embedded CPUs lese. Im Vergleich ist x86 einfach unglaublich fett
Jap, vorallem weil bei x86 mit der Zeit so viele spezial Register dazu gekommen sind, die dann teilweise aber auf den normalen Registern abgebildet werden, dass man teilweise nicht mehr weiß, wo man sich denn nun wirklich bewegt und ein falsches Flag und man hat das Gefühl, dass einem der Code um die Ohren fliegt. XD
Piktogramm schrieb:
das mag aber auch daran liegen, dass ich solche Dokumente meist nur für kleine embedded CPUs lese. Im Vergleich ist x86 einfach unglaublich Fett
Mission accomplished. AMD 1 - Costumer 0
Erstmal schauen, wieviel Performancegewinn durch Zen 3 realistisch zu erwarten sind.
Du müsstest ja nicht nur die CPU, sondern auch das Board upgraden, um SMA nutzen zu können. Ganz schön viel Aufpreis, der erstmal in Relation zur Mehrleistung stimmen muss.
Das gute: man wird wohl noch sehr viel Zeit haben sich die Test Ergebnisse einzuverleiben... Gehe Mal ganz stark von einer beschränkten Verfügbarkeit wie bei Nvidia aus
Funktioniert SAM auch wenn die RX 6000 per PCIe3 statt PCIe4 läuft??
Ich denke dabei an Riser Kabel, die in PCIe4 noch eher selten sind bzw. wollte ich mir ein nzxt H1 holen und später ein 4.0er kabel aufrüsten aber so wäre es fast ein muss es gleich zu wechseln.
Nur wenn man auf 100% läuft und nicht auf 105%.
Sobald die freigewordene Kapazität für mehr FPS aufgewendet wird, erhöht sich logischerweise auch der Energiebedarf.
Oder andersherum: mit 95% Energie erhält man nun 100% Leistung. (angenommen Leistung und Energieverbrauch sind 1:1).
Oder mit 100% Energie, 105% Leistung.
@foo_1337 hat sich die Boards angesehen, zudem weiß ich, dass er den Link noch von einem Entwickler hat wegen dem »BIOS«, da die Funktion für >4GB auch vom BIOS unterstützt werden muss.
Im Endeffekt stimme ich dir aber zu: Ich bin gespannt, wie AMD das rechtfertigen will. Wobei wir bisher ja nur davon ausgehen: SAM = BAR.
Man müsste sich mal die »CPU«-Treiber in Windows ansehen zum Thema WDDMv2 und WDDMv2.7, ebenso wie Windows mit dem >4GB (64 Bit) umgeht usw.
Ich freu mich so auf die Whitepapers zu RDNA 2 und Zen 3 und was da kommt, ebenso zum AISC-Dev-Guide zu RDNA2, da kann man dann am Ende auch sicher mehr zu SAM heraus finden und schauen, was da kommt.
Im Endeffekt gibt es immer noch zu viele Unbekannte, um final ein Urteil zu fällen. Jetziger Stand: Unfeiner Zug von AMD.
Würde in dem Fall aber dann der Aussage von AMD widersprechen und in dem Fall hätte AMD dann auch gelogen.
Es geht ja bei BAR darum, dass du eben auf den ganzen VRAM zugreifen kannst, weil er virtuell im Adressbereich der CPU abgebildet wird und man so weiß, was dort wo liegt. Wenn man nur die »ersten« - bisher 256MB - oder eben 4 GB abbildet, musst du ja immer noch ggf. eine »Suchanfrage« an die GPU schicken, damit sie meldet, wo etwas liegt.
Also ja, um wirklich einen Nutzen zu ziehen, musst du den gesamten VRAM sehen.
Einzige was ich jetzt sagen kann: Die ventuell längere Bearbeitung der 64Bit-MMIO Adressen ist hier nicht kritisch und damit könnte SAM auf jeder Plattform laufen, die MMIO >4GB unterstützt.
Jetzt heißt es einfach mal auf die Dev-Guides und Co warten und was da kommt.
Einzige was ich jetzt sagen kann: Die ventuell längere Bearbeitung der 64Bit-MMIO Adressen ist hier nicht kritisch und damit könnte SAM auf jeder Plattform laufen, die MMIO >4GB unterstützt.
Oder tatsächlich das, weil ein Gesamtzugriff natürlich besser wäre. Wie man geschickt aus 2x32 einen 64er Adressraum konstruiert, übersteigt meinen Kenntnisstand.
Non-AMD Hardware wird ja kein bisschen langsamer dadurch.
Dadurch hat keiner einen Nachteil.
Non-AMD Firmen können genau das selbe machen, auch mit AMD Karten.
Da man hier lesen konnte das Intel derartiges früher mit Larrabee exklusiv für XEON gemacht hatte heißt auch das diese es eigentlich auch implementieren können sollten. Wird halt nur dauern bis Intel, AMD, NVIDIA sich gegenseitig ausgekaspert haben oder alle eigene libs/Standards nutzen. Da hat AMD halt den Vorteil alles aus einer Hand zu bieten.
Gefährlich wird es erst wenn AMD da Stolpersteine für andere einbaut.
Das können diese sich aber nicht erlauben (denke ich).
Jetzt gerade kommt es werbetechnisch gut wenn man als erster damit rangeht und Initiative zeigt.
Ob es wirklich entsprechende Auswirkungen zeigt, wird man in entsprechenden Tests (hoffentlich) sehen oder nicht sehen.
