News Sapphire Rapids: Details zu Intels CPUs mit bis zu 56 Kernen in vier Dies

[xexex]

Finde ich etwas herablassend davon zu sprechen, dass AMD/TSMC erst etwas hinbekommen sollen, was Intel bereits nutzen würde.

Da du anscheinend die Diskussion nicht wirklich verfolgt hast, ging es darum festzuhalten, dass nicht Intel in 2-3 Jahren einzelne Chiplets auf einem Package zusammen führen wird, so wie AMD/TSMC es aktuell macht, sondern das AMD/TSMC in ein paar Jahren eine ähnliche Technik wie Intel nutzen werden, um ihrerseits CPUs und GPUs herzustellen.

https://www.eetimes.com/amd-tsmc-imec-show-their-chiplet-playbooks-at-isscc/

Das AMD aktuell fertige Produkte liefern kann und Intel nicht, steht außer Frage.

 

[RogueSix]

Damals geschlafen und von AMD überrunpelt und heute wieder. Aber heute kennen sich die Leute dank Seiten wie CB besser aus...

Wenn sie Deine kontrafaktischen wenig informierten Posts lesen, dann werden "die Leute" eher in die Irre geführt. Da wäre zum Beispiel der Unterschied zwischen "schlafen" und jahrelangen Fertigungsproblemen. Aber dass Du an echten Informationen und Fakten bzw. am Verbreiten eben solcher nicht interessiert bist, merkt man leider sofort an Deinen rot getränkten Fanboy-Posts.

 

[bensen]

Na dann bin ich mal gespannt wie sich der HighPerformance Kleber von Intel im Vergleich zu dem Billigkleber von AMD macht.

Ich auch. Der wird schon erheblich besser sein. Naples hatte schon extrem schlechte Latenzen.
Die Frage ist ob man sich stark von Milan absetzen kann. Mit EMIB sollte das schon machbar sein.


Die Kritik von Intel war ja auch vollkommen berechtigt. Die Verpackung war nur daneben.
Die Latenzen waren jenseits von gut und böse. Das was AMD an Latenz zwischen zwei Dies hatte, hatte Intel nicht mal zwischen zwei Sockel. Und inter CCX Latenz auf einem Die war nicht viel besser.
Rome und Milan haben es ja stark verbessert und die Latenz weit gedrückt, aber die ist immer noch hoch. Bei Naples ist es 95-110 ns zwischen den Dies, 190 inter Socket.
Bei Icelake ist es 50 intra Die und nur 110 inter Socket.
Sapphire rapid wird wohl irgendwo zwischen 50 und 110 landen.

 

[Beefsupreme]

Wenn sie Deine kontrafaktischen wenig informierten Posts lesen, dann werden "die Leute" eher in die Irre geführt. Da wäre zum Beispiel der Unterschied zwischen "schlafen" und jahrelangen Fertigungsproblemen. Aber dass Du an echten Informationen und Fakten bzw. am Verbreiten eben solcher nicht interessiert bist, merkt man leider sofort an Deinen rot getränkten Fanboy-Posts.

na wenn dann ist es grün und ich hatte einige intel cpus also alles objektiv. lass dich vom avatar nicht provozieren

 

[bensen]

Intel hatte beim Inter-Connect auch den Nachzug und hat da tatsächlich zwei Chips nebeneinandergesetzt die über Front-Side Bus kommuniziert und das nicht einmal direkt miteinander.

Das tut Zen2 und 3 auch nicht. Da geht auch alles über den IO Die. Muss nicht unbedingt schlechter sein als die direkte Kommunikation (Zen1).

Ergänzung (9. April 2021)

wenn ich mich recht dunkel an den Pentium D erinnere dann hat AMD nicht wegen kleben gelästert sonder weil die 2 Kerne über den FSB kommuniziert haben. Ich meine sogar das die nicht direkt sondern nur über die Northbridge vom Chipsatz Daten austauschen konnten.

Richtig. Smithfield war auch nur 2 Prescott aber auf einem Die. Kommunikation über FSB. War kein Stück besser als Presler.
Intel hat ja auch im Kern die Latenz kritisiert. Den Kleber eben als Stilmittel (eigentlich hatte es.wenig Stil ) eingesetzt. Wenn die Latenz kaum höher als bei Intel gewesen wäre, hätten die sich gehütet ein Fass aufzumachen.

Ergänzung (9. April 2021)

Was mich auch interessieren würde: Wird on-package HBM2 dann eher wie ein riesiger L4 (Crystal Well) genutzt, oder uU sogar den L3 überflüssig machen? Wenn HBM2 direkt mit Foveros oder ähnlichem an den CPU Kernen sitzt, wäre so ein bis zu 64 GB "L4 Cache" natürlich schon eine Ansage. Wie schnell ist denn HBM2 verglichen mit derzeitigen L3s, und wie sieht's da mit der Latenz aus?

Der L3 wird sicher nicht ersetzt. Selbst mit Foveros wäre die Latenz höher als on-Die. Ist eben deutlich weiter weg.
Aber vor allem ist DRAM deutlich langsamer als SRAM. Ja IBM nutzt auch eDRAM als L3, aber ich kann es mir nicht vorstellen.

 

[Xtrasmart]

Mich würde ja jenseits des Servermarktes eher interessieren, ob Intel für einen Nachfolger des 2066 im Workstation/HEDT Segment greifbare Pläne hat oder ob man AMD den HEDT Markt nochmals 2-3 Jahre kampflos überlässt. Das wäre insbesondere deswegen ein Desaster, weil hier das absolut meiste Geld zu machen ist - jenseits von Servern und Supercomputern wohlgemerkt.

 

[Blediator16]

Würde Intel sicher gerne, doch die Fertigung lässt es nicht zu. 10nm läuft immer noch bescheiden wie man sieht und ob 7nm besser wird, bezweifle ich.

 

[PS828]

Genoa Zen4 vs. Sapphire rappids wird das nächste große Ding.

Ich freu mich riesig drauf. Hier zeigt sich dann auch wer längerfristig due nase vorn behält.

Eins ist aber jetzt schon ziemlich sicher: einen Sieger auf ganzer Linie wird's nicht Geben. Ich rechne mit Produkten auf Augenhöhe mit hier und da Vorteilen für den ein oder anderen.

 

[bensen]

Würde Intel sicher gerne, doch die Fertigung lässt es nicht zu. 10nm läuft immer noch bescheiden wie man sieht und ob 7nm besser wird, bezweifle ich.

Was sieht man genau? Irgendwie enthält dein Post nur leere Worthülsen.

 

[Denniss]

natürlich wird es einen Sieger geben: Die Kunden ! Konkurrenz nahe Augenhöhe lässt die Preise purzeln wie man ja dank AMD schon sehen kann.

 

[nazgul77]

Immer dieses dumme Geschwätz

Intel hatte überhaupt zuerst geklebt- und da wurde seites Amd auch gelästert.

Du meinst die ersten Intel "Smithfield" dual core?
Für die angebliche Lästerung hätte ich gerne einen Beleg.

Ergänzung (10. April 2021)

Was mich wundert ist, dass man nur 14 Kerne pro Chip hat. Da sollte doch noch Potenzial nach oben vorhanden sein.

Um die Ausbeute hoch zu halten und damit Produktionskosten zu senken. Danke Multi-Chip-SoC nimmt man das sehr gerne mit, naütrlich auf Kosten der Performance bei Kern-zu-Kern Kommunikation zwichen den Chiplets.
Intels 10nm Fertigung läuft ja bekanntermaßen nicht rund, da helfen kleiner Dies enorm.

 

[bensen]

Du meinst die ersten Intel "Smithfield" dual core?
Für die angebliche Lästerung hätte ich gerne einen Beleg.

Ist die Frage was du unter lästern verstehst.
Bei den Quad Cores haben die schon Intel ordentlich einen mitgegeben.
Auf deren Folien stand zB sowas wie true Quad Core.
Die Folien waren nicht so extrem wie die von Intel. Aber sie haben schon bei jeder Gelegenheit deutlich gemacht, dass die ja einen richtigen Quad Core haben und nicht zwei dual Cores. Bei der Vorstellung würde au schön ein geköpfter Kentsfield (mit 2 Dies) daneben in die Kamera gehalten.
Das Foto findet man noch, aber die slides nicht mehr. Hab nur eins in sehr schlechter Qualität gefunden.

Hier. AMD spricht von "duct-taped together"
1:31.

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[deineMudda]

Intels 10nm Fertigung läuft ja bekanntermaßen nicht rund, da helfen kleiner Dies enorm.

Naja, dieser Logik zufolge sollten sie jetzt aber keinen 40 Kerner auf einem die bringen, aber genau das machen sie ja.

 

['Xander]

Du meinst die ersten Intel "Smithfield" dual core?
Für die angebliche Lästerung hätte ich gerne einen Beleg.

Nicht Smithfield, sondern Presler.

 

[BAR86]

Schön das du so denkst. Aber der Jahrgang 64 war da schon nicht mehr "jung". Was bin ich dann jetzt? Und komm´ mir jetzt nicht mit senil, du!

Der genau 1 !!! Jahr nach dem eigentlich ersten "geklebten" rauskam. D920 in Q1/06, der erste Core2Quad im Q1/07. Wer ist jetzt nicht alt genug?

geklebt wurde schon der 4004 oder der Pentium (Pro). Ich beziehe mich auf die Häme von AMD, diese bezog sich wiederum auf den C2Q

 

[nazgul77]

Hier. AMD spricht von "duct-taped together"
1:31.

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Ähm, der Reporter bringt den Begriff "duct-taped" ins Spiel, nicht der AMD-Sprecher...

 

[bensen]

Ähm, der Reporter bringt den Begriff "duct-taped" ins Spiel, nicht der AMD-Sprecher...

Es geht um die allgemeine Stimmung die AMD erzeugt hat. Der Rest steht oben im Post.
Kannst jetzt gerne anfangen Rosinen zu picken wer was zuerst gesagt hat. Weiß nur nicht was das bringen soll.

 

[Blediator16]

Was sieht man genau? Irgendwie enthält dein Post nur leere Worthülsen.

Was vom 10nm Prozess, bis auf kleine 4Kerner, sieht man bisher? 10nm wird ja laut Intel bereits seit 2019 genutzt.

 

[Volker]

Artikel-Update: Viele neue Bilder zeigen mehr Details des Aufbaus der einzelnen Chips. Es lassen sich in der Tat 15 Kerne pro Die vermuten, was auf den Maximalausbau von 60 Kernen mit vier CPU-Chips pro Prozessor hinausläuft. Für eine bessere Ausbeute ist pro Die aber vermutlich ein Kern deaktiviert.

[Embed: Zum Betrachten bitte den Artikel aufrufen.]​

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[Daniel1337]

Ist das jetzt auch etwas das in großer Stückzahl produktionssicher läuft oder ist das eher so der neue 10 nm Prozess!?