Prozesstechnologie - DieShrink - ein paar Fragen dazu

Hey!

Auf 3dcenter wird über Fertigungsverfahren-Roadmap 2015-2021: Die großen Auftragsfertiger schließen (nominell) zu Intel auf berichtet. Da heißt es bei 14/16nm TSMC: "Packdichte: -50% zu 28nm, Taktraten: +40% zu 20nm, +65% zu 28nm, Stromverbrauch: -60% zu 20nm, -70% zu 28nm (bezogen alles auf 16FF+)"

Wo ist das nun zu verstehen? Die Packdichte ist -50%, d.h. bei gleicher Größe können in Zukunft doppelt soviele Transistoren rein auf das Die. Ok, check. Taktraten können im Vergleich bis zu 65% gesteigert werden. Ok, check. Stromverbrauch ist -70% im Vergleich zu 28nm. Hmm... das trifft aber nur zu, wenn nicht gleichzeitig das Mehr an Taktrate ausgereizt wird, oder? Oder kann man von allem 3 gleichtzeitig profitieren?

Mit kleinerem Fertigungsverfahren braucht man für gleichen Takt i.d.R. weniger Spannung, und weniger Spannung bedeutet weniger Verbrauch.

Ich nehme mal an, dass der gesenkte Stromverbrauch so gemeint ist, dass von gleichem Takt ausgegangen wird. Bei höherem Takt steigt der Stromverbrauch also wieder.

Zuletzt bei Broadwell wird der Shrinkt hauptsächlich fürs Stromsparen eingesetzt. Welche Prioritäten gesetzt werden, hängt vom CPU Designer ab.

MOS1509 schrieb:

Ich nehme mal an, dass der gesenkte Stromverbrauch so gemeint ist, dass von gleichem Takt ausgegangen wird. Bei höherem Takt steigt der Stromverbrauch also wieder.

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Genau so hätte ich es auch erwartet. Angenommen ich habe ein Chip-Design in 28nm und nun stelle ich den Prozess um auf 14/16nm. Die Anzahl der Transistoren lasse ich gleich und auch den Takt. Dann ist in Zukunft der Energieverbrauch 70% reduziert.

Durch die Packungsdichte nutze ich die nun Möglichkeit, bei gleicher DieSize die Anzahl der Transistoren zu verdoppeln, der Takt bleibt gleich. Wie ist jetzt der Energieverbrauch?

Nutze ich nun den Packungsdichtenvorteil aus (mehr Transistoren) und erhöhe auch den Takt, wo lande ich dann beim Energieverbrauch?

Der Verbrauch verhält sich (in erster Näherung) quadratisch zur Spannung und linear zum Takt

-> doppelter Takt, doppelter Verbrauch
-> doppelte Spannung, vierfacher verbrauch.

Solange du also nicht die Spannung mit erhöhst, wird der Verbraucht linear zum Takt ansteigen, sonst kommt es drauf an, wie stark du die Spannung mit anheben musst, damit das ganze stabil bleibt.
Wie die extra Transistoren da mit reinspielen, kann ich nicht sagen

Der Energieverbrauch ist auf den gleichen Chip, nur kleiner gefertigt bezogen. Wobei das rein theoretisch ist, denn es ist nahezu unmöglich ein design einfach nur kleiner zu fertigen und einen funktionierenden Chip zu erhalten. Du musst nahezu immer das design anpassen.

Zu deiner letzten Frage: ich würde mal schätzen du landest bei -5%

Nilson schrieb:

Mit kleinerem Fertigungsverfahren braucht man für gleichen Takt i.d.R. weniger Spannung, und weniger Spannung bedeutet weniger Verbrauch.

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Spannung hat erstmal nichts mit Verbauch zu tun. Das ist nurmal ein Potentialunterschied. Verbrauch entsteht endgültig erst bei fließen von Elektronen.