Bericht Chipfertigung: Innovationen gestern, heute und morgen

[Colindo]

@Chapsaai Das klingt nach Problemen mit Bildern. War Werbung mit dabei? Die Bilder im Artikel sind alle png, sollte also kein Problem sein. War's auf allen 3 Seiten ruckelig?

 

[Skysnake]

Es geht halt immer etwas komplexer und die Schwierigkeit ist es, das richtige Maß für die Zielgruppe zu finden.

Ja richtig, deswegen bin ich ja auch noch am Überlegen. Die eine Sache waren die Logikfamilien. Ich denke da kann man den Leuten auch durchaus zumuten, das es da mehr gibt als CMOS. Zumal das ja in Netzwerk und xPUs ja besondere Relevanz hat.

Die andere Sache ist das mit der niedrigeren Spannung am Gate. Ich weiß schon, das implizit Gate und VCC gleichgesetzt wird, aber das ist nen großer Schritt in nem Halbsatz. Das ist es am Ende sehr missverständlich ohne zu wissen wie es eigentlich ist. Ich bin aber noch am Überlegen, wie man das vernünftig darstellt ohne nochmals zwei Seiten Erklärung zu schreiben. Klar man würde viel gewinnen an Verständnis, aber das ist ein schmaler Grat.

An sich wäre es gut gm/Id als Metrik ein zu führen. Aber das versteht man am leichtesten, wenn man ein zwei Interaktive Plots hätte....

Wird halt doch schnell sehr komplex, wenn man verstehen will warum heute die Dinge so sind wie Sie sind...

 

[Colindo]

@Skysnake Mit den Themen bist du leider schon jenseits dessen, was ich kenne. Kannst aber gerne einen Text zum Thema "Jenseits von CMOS" schreiben. Ich freu mich immer, etwas Neues zu lesen. Vielleicht gibt es ja schon irgendwo eine Quelle, die das zum Inhalt hat?

 

[Skysnake]

Na, das hat nichts mit "jenseits von CMOS" im Sinne von IIIV Halbleitern etc zu tun, sondern ist an sich ziemlich altes Zeug. CMOS hat es nur überwiegend obsolet gemacht, weil es schnell genug ist inzwischen. Heute sind die Tansistoren ja bei ner Unity gain Frequenz von 100GHz+ da kommt man mit CMOS auch in den Bereich von einigen GHz. Zweistellige GHz werden dann aber wieder zum gleichen Problem wie das GHz von 20 Jahren

 

[andi_sco]

Schon schade, dass diese Unmengen an Abwärme, die dabei entstehen, kaum genutzt werden

Stell dir mal vor, du hast eine Firma mit 15 Arbeitsplatz Rechnern, die alle über einen Server gefüttert werden (Cloud ist nicht ausfallsicher genug).
Der Server erledigt die eigentliche Aufgabe und verbrät 500-1500W an Abwärme.
Diese sammelst du jetzt in einem großen Wassertank, tief unter der Erde.
Zusätzlich nutzt du das noch kalte Wasser über Wärmetauscher, um die Zimmertemperatur etwas zu senken.
Und im Winter gibst du die gespeicherte Energie langsam ab, zur Beheizung einzelner Räume.

Sollte die Wärme im Sommer nicht reichen, muss natürlich ein Sonnenkollektor aufs Dach.

Die mögliche Energieeinsparung muss man aber global sehen.

PS intel hatte den Verbrauch Ihrer CPUs im Leerlauf mal gesenkt und sprach von Einsparungen im Milliarden Bereich

 

[Unnu]

Hervorragender Artikel.
Die Grundlagen auch für noobs wie mich verständlich beschrieben.
Vielen herzlichen Dank dafür!
Top.

 

[mae]

Super geiler artikel danke dafür und gerne mehr davon
Was mich extremst wundert, Ram spannung wurde ja auch von DDR3 zu DDR4 gesenkt, in meinem fall DDR3 2000 1.490V zu DDR4 3600 1.325V, jedoch war mein DDR3 nie wärmer als 38-40° während der DDR4 gut und gerne mal die 60° knackt. Wie kann denn sowas sein ?

Du hast eben die Uebertragungsrate im Verhaeltnis 2000:3600. Wenn bei jedem uebertragenen Bit um den Faktor (1.49/1.325)^2=1.26 weniger Energie aufgewendet wird, ist die Leistung immer noch um den Faktor 3600/2000/(1.49/1.325)^2=1.42 hoeher. Und diese Energieberechnung geht davon aus, dass ein Kondensator vollgeladen wird. M.W. passieren aber bei dem modernen Uebertragungstechnologien ganz andere Dinge, da kann's leicht sein, dass die Einsparung pro Bit geringer ist, wenn es ueberhaupt eine gibt. PCIe 4 verbraucht ja z.B. deutlich mehr als PCIe 3 (aber hat auch doppelte Bandbreite).

 

[latiose88]

Ja so ist das halt wenn es immer mehr wird.Man wird auch immer mehr Anforderung an der Hardware haben.
Ich habe nun nen Limit gesetzt bei Videos nicht höher als Full HD und so im durschnitt HD.

Könnte man solch ein Kompromiss nicht auch bei der Chip Technik machen. Da wird es mit sicherheit ne Lösung dafür geben.Moderate Stromverbrauch und moderate Temperatur Entwcklung bei einigermaßen guter Leistung der ganzen CPUS wie auch GPUS.
Ich z.b muss nicht mehr die beste GPU Leistung haben.Bei CPU bin ich mir da noch nicht ganz so sicher.
Eines ist es aber,durch die ganzen Techniken und kniffe schafft man so mehr Kerne auf einen Wafer.
Ich dachte immer bei CPUS wären es mehrere Transistoren auf einem Die.Hier las ich ja das es nur höchtens 2 wären. Die Techniker auf meiner Arbeit also ITler wollten mir weis machen weil ich ja von der Anzahl an Transistoren redete das es doch nur einen Transistor auf der CPU geben würde und nicht Millaren.Dann frage ich mich was es denn dann ist.Man schüttelt ja nicht einfach so die Anzahl aus dem Ärmeln.

Und je mehr Transistoren da drauf sind desto geringer können diese getaktet werden weil je mehr desto heißer wird die CPU also das DIe. Nun könnte man ja meinen je mehr desto mehr leistung auch bei geringeren Takt würde es geben. Aber da sind halt Anwendung die ab einer gewissen Zahl nicht mehr davon Profitieren.Da bin ich ja mal gespannt wie die Software diese kniffen der Hardware richtig ausnutzen will.Denn schon jetzt gibt es teilweise massive Probleme damit.
Darum gehen ja manche daher und sagen bei weniger Transistoren kann man mehr Takt machen wegen dem Abstand. VIelleicht sehen wir ja hier dank Intel und co ne Revolution.Indem man einfach die Kerne schmaler macht. Durch das kann man mit Sicherheit auch die Probleme die so ne Fertigung mit sich bringt auch ausweichen.Oder eher unwarscheinlich.

Und was ich schade finde ist das man so Techinken wie SMT bzw HT oder AVX nicht sehen kann wie viele Transistoren und deren Fläche es einnimmt. So etwas wird leider nicht genauer Erläutert.
Es würde mich sehr alles Interessieren. Aber bis ins kleinste Detail wer weis ob ich das dann noch verstehen würde.
Ich kann also das wie beschrieben alles nur selbst Messen durch Software aber defakto mit realen Fläche der CPU Dies usw. Weil es dazu nix steht. Und ich weis das es dann viel weiter in der Thematik ist als hier angekratzt wurde.Wäre dennoch gut wenn sich wer diesbezüglich auskennt so gut er kann bzw darf es mir zu beantworten.

Und mir ist schon klar das man nicht einfach 2 CPUS dies alleine nur auf die Anzahl der Transistoren usw zu reduzieren kann,weil das wäre wohl zu einfach gedacht und würde wohl die wahre Kraft dieser Chips nicht gerecht.So ist das halt wenn man nach der Wahren Leistung giert zu Erfahren.Damit auch in Zukunft weis was wohl das wichstes solcher als Nummer eins der Leistung ist.Aber klar kann man das nicht genau sagen weil es halt Software abhängig ist.

 

[Jyk]

Schöner Artikel danke dafür!
Es wäre noch interessant zu Wissen wo die Grenzen des Machbaren am Ende liegen, kleiner wird man ja irgendwann nicht bauen können, da die Physik bestimmt die harte Grenze darstellen wird.

 

[DeadMan666]

Planarisiert, also geschliffen, wird auch zwischendurch und das mit einer Art Schleifmilch bzw. Schleifpads und und einer Art Milch. Nennt sich CMP. Ohne plane Oberfläche braucht man gar nicht erst Fotolack auftragen.


Und wieviel davon habt ihr verbaut? Wafergröße?

Habe schon die verschiedensten Konfigurationen gesehen. Bei 6" in der Regel 2 Quarze pro Kammer, im Sondermaschinenbau hatte ich auch schon PVD Anlagen gesehen für 400 x 500mm OLED Substrate mit 3 Quarzen pro Substrat.

 

[SIR_Thomas_TMC]

Es wäre noch interessant zu Wissen wo die Grenzen des Machbaren am Ende liegen, kleiner wird man ja irgendwann nicht bauen können, da die Physik bestimmt die harte Grenze darstellen wird.

Da findet sich doch immer wieder was ganz anderes /Neues. Wenn du aber meinst, ähnlich zu dem wie CPUs heutzutage funktionieren, würde ich sagen, wenn Atomstärke erreicht ist. Aber dann gibt es ja vielleicht schon Ideen für Quarkschaltungen

 

[LamaMitHut]

@Jyk @SIR_Thomas_TMC

https://www.hardwareluxx.de/index.p...omplette-chipentwicklung-per-ai-anbieten.html

Auch wenn die Fertigung irgendwann stagnieren wird / sollte, kann man da mit Künstlicher Intelligenz noch eine Menge rausholen.

 

[latiose88]

Oh ja mit ner küntlichen intellegenz. Damit kann man die cpus und gpus dann tranieren was am meisten anfällt beim beim verwenden. Der rest der einheiten wird dann in den schlummer modus versetzt. Dadurch hätten dann die restlichen Einheiten mehr luft bei der spannung weshalb dann der takt nach oben gehen wird. Die temps sind durch bestimmte einheiten dann heiser aber der rest dann kühler. Dadurch wird es dann für die kühlung leichter werden.
Die leistung steigt dann aber sehr stark. Auf soetwas als cpu würde ich mich echt freuen. Mal sehen wie weit diese technik es schaffen wird. Da können wir ja alle gespannt sein drauf.

Ps : meinte damit neurorale schaltungen in der cpu und gpu die das dann die maximale Leistung optimal verteilen und ausnutzen kann. Das wird gewiss interessant und ob das auch wirklich alles so optimal funktionieren wird, das wissen wir jetzt ja noch nicht, nicht wahr.

 

[BaserDevil]

Habe schon die verschiedensten Konfigurationen gesehen. Bei 6" in der Regel 2 Quarze pro Kammer, im Sondermaschinenbau hatte ich auch schon PVD Anlagen gesehen für 400 x 500mm OLED Substrate mit 3 Quarzen pro Substrat.

Okay, weil ich habe das noch nirgends gesehen. Was ich kenne da macht PVD keine Probleme in der Abscheidung. Zudem an den Kammern nicht unendlich Platz ist für irgendwelche Apparaturen. Aber gut, es gibt ja verschiedenste Ausführungen von PVD, dass muss ja nicht einmal etwas mit Halbleiter zu tun haben.

 

[Hatsune_Miku]

Mir kommt grade die Frage in den Sinn wie das mit dem Ausschuss klappt, angenommen 10 chips sind an unterschiedlichen Stellen teildefekt. Müsste es da nicht dann auch hinterher leistungsschwankungen geben ?
Ich meine die Chips werden "anders" angesprochen als voll funktionsfähige oder auch anders teildefekte, da diese ja vermutlich immer wieder nen anderen defekt haben.
Desweiteren muss ja auch der Treiber mitspielen.

Schwarze Kisten Chips und die roten stellen sind vermeintliche defekte.

 

[Colindo]

Dafür gibt es ja die Aufteilung auf verschiedene Märkte. CU defekt, Rest gut? Dann ab ins Notebook. Schäden, die die Taktbarkeit reduzieren? Dann lieber als kleineres Modell in den Desktop. Ein Lasercut, der die beschädigten Bereiche abtrennt, wird heutzutage ja fast immer gemacht.

 

[Hatsune_Miku]

Ich meinte damit ob es da nicht irgendwelche konsequenzen in form von minimalen leistungseinbußen gibt. Weil quasi verbindung a zu b fehlerhaft ist und daher verbindung a zu c geht.

 

[Colindo]

Ah, ok. Ich denke defekte Leitungen sind ein Todesurteil für den Chip. Das ist aber sehr selten, da Leitungen nicht so klein sind wie andere Features.

Eine CPU, wo Daten einen Umweg machen müssen, wäre wohl kaum sinnvoll zu verkaufen.

 

[PS828]

@Hatsune_Miku in so einem Fall ist die CPU total Defekt.

Der defekt Muss auf einer Stelle Sitzen welche unkritisch getrennt werden kann. Durch die innere Symmetrie der meisten Designs ist es dann auch egal wo der Fehler sitzt.

Bei Leitungen ist automatisch das ganze Ding nicht funktionsfähig, ist aber auch kein typischer Fehler

 

[Skysnake]

Ich meinte damit ob es da nicht irgendwelche konsequenzen in form von minimalen leistungseinbußen gibt. Weil quasi verbindung a zu b fehlerhaft ist und daher verbindung a zu c geht.

Ich hoffe dir ist klar, dass du mit deiner initialen Frage und dieser nen ziemliches Fass aufgemacht hast. Dafür gibt es ganze Teilbereiche, die sich nur damit beschäftigen, wie man denn solche Fehler findet und sogar mit der Frage, was ist überhaupt ein Fehler???

Ich versuch mal nur einen ganz kurzen Anriss.

Bei Fehlern kommt es erstmal drauf an, wo der sitzt. Also sitzt der auf einem Teil das Redundanz hat oder nicht.

Wenn z.B. ein Fehler im SRAM ist, dann ist die SRAM Zelle normal tot. Man macht das Design daher aber mit etwas mehr SRAM Zellen als nötig, damit man defekte Bereiche einfach ausblenden kann. Wird bei DRAM auch so gemacht meines Wissens nach.

Bei Digitallogik ist meist Schicht im Schacht, wenn auf einer Datenleitung oder der Logik an sich ein Fehler vorliegt. Dann muss man den Bereich des Chips "einfach" abschalten.

Wenn es sich um die Spannungsversorgung dreht, kommt es halt drauf an wo der Fehler ist. Je nachdem hat das keine Auswirkungen, über niedrigerer Takt nur möglich bis hin zu Totalausfall.

So und dann gibt es noch die analogen Schaltungsteile, oder Digitalteile mit sehr hohen Frequenzen (ich sage dazu ab jetzt einfach nur noch Analogdesign). DA ist das alles nicht mehr so einfach zu sagen mit geht geht nicht. KAnn sein das es z.B. noch geht, wenn man bei 30° ist, aber nicht mehr bei 50°, oder wenn de Spannung 1,2V beträgt geht es, bei 1,11V geht es aber nicht mehr. Es ist daher z.B. auch so, das man bei Analogdesigns eigentlich keine Single Vias machen soll. Also immer mindestens Double Via, weil dann auch mein ein Via defekt sein kann. Wobei defekt auch bedeuten kann, das es einach einen um 20% höheren Widerstand hat. Was ein "Defekt" ist, ist nämlich gar nicht so einfach zu sagen. Es gibt etwas das nennt sich ProcessVoltageTemperature Variation, wobei der Process heutzutage dann auch noch in sich die Corners slow-slow typical-typical fast-fast slow-fast und fast-slow han (N-P Mos). Dann gibt es noch teis Variationen für die Widerstände/Vias etc. Je kleiner der Node desto mehr wird man mit solchen Variationen zugeschüttet... Und man muss für Analogdesigns eigentlich für alle Cornerzeigen, dass das Design noch funktioniert. Wobei es durchaus vorkommen kann, das es gewisse Corners wie slow-fast/fast-slow mit gewissen Temps oder Spannungen gibt, die dann einfach nicht mehr zu funktionierenden Schaltungen führen.

Als kleinen Einstieg gibt es auch hier

Bei Leitungen ist automatisch das ganze Ding nicht funktionsfähig, ist aber auch kein typischer Fehler

DAs stimmt so nicht. Kommt immer auf die Art des Fehler drauf an. Eine unterbrochene Leitung ist nicht so schlimm, da geht meist einfach nur der TEilberech nicht mer. Wenn man aber Kurzschlüsse hat, dann wird es tatsächlich blöd. Wenn es zwischen Datenleitungen ist, ist wahrscheinlich der teilbereich nur futsch. Sind es power+GND dann ist wahrscheinlich wirklich der Chip futsch.

Ist halt alles nicht so einfach... Ich hab ein PVT aware design mit 25 Corners gemacht. Wenn ich mich recht erinnere hat es in 20 bzw 21 corners sicher funktioniert und in einer Corner hat es definitiv nicht funktioniert. Die restlichen 3 oder 4 corner waren knapp an der Spezifikationsgrenze. Sprich wenn man diese leicht anpasst oder die nachfolgende Stufe auch in die richtige Richtung gedriftet wäre, dann hätte es wieder gepasst. Wobei man wohl einfach die Auflösung (inputbits) reduziert hätte. Dann wäre weniger Regelung möglich gewesen, es hätte dann aber wahrscheinlich mit den dadurch angepassten Spezifikationen funktioniert. Bis auf die eine Corner halt... War bei mir btw SS mit niedriger Spannung (1,08V statt 1.2) und 75°C also normaler Temperatur.