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NewsAngebliche Packaging-Probleme: Nvidia Rubin Ultra reizt CoWoS-L von TSMC aus
Seit Wochenbeginn wird spekuliert, ob Nvidias Rubin Ultra wirklich wie geplant Ende 2027 kommen wird. Laut aktuellen Gerüchten, die sich auf Analysten berufen, scheint es Probleme beim Packaging bei TSMC zu geben. Demnach ist das Produkt wohl zu groß und zu komplex und überreizt so das CoWoS-Design.
Warum? Die einzige Metrik, die hier relevant ist, ist Flops/Watt, und das nicht pro GPU berechnet sondern pro Datacenter. Und das wird immer besser, auch wenn (oder eher gerade weil) der Verbrauch pro GPU steigt.
Als Reticle-Size-Limit in der Branche gilt die Maximalgröße eines einzelnen Chips, der mit gängigen Belichtungsmaschinen Kantenlängen von bis zu 26 × 33 mm bzw. 858 mm² haben kann.
Ich verstehe noch nicht, was Belichtungsmachinen mit Recticlegröße (zumindest in dieser Größenordnung) zu tun haben.
Werden Wafer nicht immer noch im Ganzen belichtet?
Oder ist das ein Yieldproblem?