Berechnung des tRRD-Wertes ?

[Scriptkid]

Hallo Freunde,
bei einem FSB von 495 MHz wird mir, soweit ich im BIOS in der DRAM-Page bei tRRD "Auto" eingebe, von Memset IV ein tRRD (ACT to ACT Delay) von 4 ausgelesen.



Dieser Wert betrifft die Zeitverzögerung, die zur Erledigung von zwei aufeinander folgenden Aktivierungsbefehlen für zwei RAS-Bänke innerhalb desselben DRAM-Moduls nötig ist. Je kürzer das Delay ist, um so schneller werden die Befehle verarbeitet. Allerdings relativiert sich dies bei Erhöhung des FSB, so dass die Stabilität gefährdet wird, falls der tRRD-Wert zu niedrig ist.
Das Handbuch empfiehlt für einen FSB von 500 MHz den tRDD-Wert auf "5" zu stellen (... the value of 4 or lower seams to be to tight for a fsb of 500 MHz or higher...).

Doch wie kann ich diesen Wert anhand der SPD-Werte in Relation zum FSB am besten selbst ausrechnen ?

 

[Toecutter]

Diese Zahlen (4,5,) sind Taktzyklen. Ein Takt dauert genau 1 / Speicherfrequenz Sekunden.
Bei einer Speicherfrequenz von 500 MHz = 500.000.000 Hz = 500.000.000 1/s sind das somit
1 s / 500.000.000 = 0,000000002 s = 0,000002 ms = 0,002 µs = 2 ns.

4 Taktzyklen dauern somit 8 ns, 5 sind dann 10 ns.

Wenn nun im Handbuch bei 500 MHz empfohlen wird den Wert auf 5 Zyklen zu stellen, dann geht der Hersteller davon aus, daß nach 10 ns der Wert stabil vorliegt.

Nehmen wir nun an, du erhöhst die Frequenz auf 550 MHz, dann dauert ein Taktzyklus nicht mehr 2 ns, sondern nur noch ca. 1,8 ns. Bei 5 eingestellten Zyklen hast Du dann eine Zeit von 5 * 1,8 = 9 ns.
Das kann noch klappen (ausprobieren, Memtest, Rechentests) oder soviele Zyklen hinzugeben, daß die 10 ns wieder erreicht werden, wären hier dann als kleinstmöglicher Wert 6 Zyklen = 6 * 1,8 ns = 10,8 ns.

 

[Scriptkid]

Vielen Dank.
Ich vergaß zu sagen, dass ich den RAM-Takt in Verhältnis zum FSB asynchron [(5:6)495:595] betreibe. Danach wären dies bei der vorgegebenen Berechnung: 1/595.000.000= 1,6 ns.
Wenn 4 Taktzyklen zu Grunde gelegt werden, wären das 6,4 ns; bei 5 Taktzyklen wären es 8 ns. Did I get that right?

In Deinem hypothetischen Beispiel eines FSB von 550 MHz hast Du diese Berechnung mathematisch konsequent weiter geführt.

 

[Toecutter]

Hm, pauschal würde ich sagen, daß der RAM-Takt das entscheidende Kriterium ist. Wie dies dann auf den FSB umgesetzt wird und mit welcher Frequenz der FSB läuft ist ein separates Thema und hat erst mal nichts direkt mit der Einstellung der Latenzen zu tun.

Edit: ich würde also mit den 495 MHz rechnen.

 

[Scriptkid]

Komplettzitat entfernt, bitte die Regeln beachten.

Verstehe ich jetzt nicht. Wenn doch der RAM-Takt das Entscheidende ist und der 595 MHz beträgt, müsste ich doch 1/595.000.000 s= 1,68 ns für einen Taktzyklus annehmen? Bei 4 Taktzyklen *4 usw.

 

[Toecutter]

Verstehe ich jetzt nicht. Wenn doch der RAM-Takt das Entscheidende ist und der 595 MHz beträgt, müsste ich doch 1/595.000.000 s= 1,68 ns für einen Taktzyklus annehmen? Bei 4 Taktzyklen *4 usw.

Ich hatte das so verstanden, dass die Frequenz vom Speicher = 495 MHz ist und vom FSB 595 MHz. Wenn es umgekehrt ist, dann musst Du natürlich mit den 595 MHz rechnen.

 

[Scriptkid]

Schön! Dann haben wir uns verstanden. Ich danke Dir herzlich.

Kann man eine zu klein eingestellte RDD-Latenz durch Erhöhung der VDIMM im gewissen Rahmen kompensieren?

 

[Toecutter]

Keine Ahnung, würde sagen Versuch macht klug. Ist sicher denkbar, dass eine kleine Spannungserhöhung die Schaltzeiten verkürzen kann (aber nicht muß).

Aber wie immer gilt (für alle, die sonst noch so mitlesen): Eine zu hoch gewählt Spannung kann die Lebensdauer von elektronischen Bausteilen (wie eben z.B. Speicher, Mainboard, CPU) verkürzen oder diese beschädigen. Also nicht einfach blind ohne genau verstanden zu haben was man den Bauteilen gerade zumutet die Spannungen anheben.