News Fab 25 mit vier Phasen: TSMC startet den Bau der Chipfabrik für die A14-Fertigung

Convert schrieb:
Das dauert aber noch. Vor CFET soll ja erst nach "Forksheet" kommen.
IMEC unterscheidet zwei Typen von GAA-FET, Nanosheet und Forksheet.

Prinzipiell zu den Transistoren:

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Bei Planartransistor war das Gate über dem Channel zw. Source und Drain. Beim Planartransistor floss auch bei ausgeschaltetem Gerät weiterhin Strom zwischen Source und Drain. Daher waren Entwickler gezwungen, Ansätze wie Power Gating und andere Techniken zu nutzen, um den Stromverlust zu minimieren.

Beim FinFET ist das Gate auf 3 Seiten um den Channel zw. Source und Drain. Nun geht den FinFETs langsam die Puste aus. Bei 5 nm 3 nm erreichen finFETs das Ende ihrer Verkleinerungsmöglichkeiten und bieten kaum noch nennenswerte Skalierungsvorteile. Die Anzahl der Finnen wurde reduziert und kann in der Praxis nicht unter zwei liegen. Die Finnenbreite kann zwar verringert werden, dafür muss jedoch die Finnenhöhe erhöht werden, um dies auszugleichen.

Beim GAA-FET umschließt das Gate den Channel zw. Source/Drain auf allen 4 Seiten.
GAA-FETs bieten Designteams zusätzliche Freiheit bei der Optimierung ihrer Designs, da keine Quantisierung stattfindet. Bei FinFETs schränkt die Quantisierung in den Finnen die Möglichkeit ein, Treiberstrom, Leckstrom und Leistung auszugleichen. Daher sind unterschiedliche Prozesse für breitere Bauelemente, die die Leistung steigern, oder schmalere Bauelemente für Anwendungen mit geringem Stromverbrauch erforderlich. GAA-FETs beseitigen dieses Problem. Die neue Gate-Struktur reduziert den Leckstrom erheblich.

https://semiengineering.com/impact-of-gaa-transistors-at-3-2nm/
Fett von mir, Rest aus dem Artikel, der schon etwas älter ist.

IMEC hat das Konzept des Forksheet propagiert. Aus dem Symbolbild kann man den Aufbau nicht ableiten. Forksheet ist im Prinzip 2 Nanosheet Transistoren (1 p und ein n) nebeneinander, die durch einen Isolator getrennt sind.

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So wie ich es sehe war Forksheet ein Zwischenschritt zum CFET bei denen zwei Transisoren (1 p und ein n) aufeinander gestapelt werden.

Die aktuellste potentielle Roadmap von imec, die ich kenne, auf der ITF-World 2025präsentiert.
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https://news.mynavi.jp/techplus/article/itfworld2025-1/

Man sieht es hat sich einiges nach hinten verschoben.
Der Forksheet ist rausgefallen.
Die Skalierung des Metal Pitch wurde für die Nodes zurückgenommen. 16 - 12 nm werden nun erst für A3 im Jahr 2037 erwartet. Sub-A2 das aktuell im Jahr 2042 erwartet wird, soll 14 - 10 nm erreichen.

Ob 2028 High-NA EUV tatsächlich produktionsreif ist, wird man sehen. Eine höhere Numerische Apertur erlaubt es feinere Strukturen zu erzeugen hat jedoch eine geringere Tiefenschärfe. Mit einer dünneren Tiefenschärfe kann man AFAIU nur dünnere Schichten belichten, was problematisch ist, da EUV ein großes Problem mit Stochastic-Induced Defects hat. Ich habe das Gefühl, dass IMEC ein bisschen Promotion für ASML macht.
 
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