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NewsHBM5(e), (LP)DDR6, GDDR8: SK Hynix zeigt neue Speicher-Roadmap für 2029 bis 2031
Hmm das ist für mich zumindest enttäuschend. Ich dachte ich kann in 2-3 Jahren auf AM6 und DDR 6 wechseln. Aber der Plan wird wohl nichts. Würde ungern den 5800x3d noch 4 ehr 6 Jahre nutzen müssen. Und auf AM5 umzusteigen und dann die letzte Generation z.b. Zen7 auf dieser Plattform zu erhalten. Und ein Jahr später kommt AM6 und DDR6. Auf pcie 6 kann ich noch verzichten.
@duskstalker Wie siehst du das Ganze? Ich bin sowas von überrascht gerade, dass ERST 2030 DDR6 RAM kommen soll.
Ich ging davon aus, dass AM6 Q3 Q4 2027 kommt. Wird es keinen Stillstand geben für so viele Jahre?
LDDR6 RAM wurde doch vor kurzem final spezifiziert, wieso dauert das so lange bei DDR6 ?
Es gab eine Folie aus dem Jahr 2023, die Q2 2025 als geplantes Erscheinungsdatum von DDR6 genannt hat.
Aber offensichtlich hat die JEDEC die Planung geändert und CUDIMM und MRDIMM auf DDR5 vorgezogen.
Wenn man DDR5-12800 betrachtet, die nächstes Jahr beu den Servern wohj Standard werden, sind die Zahlen die für DDR6 genannt wurden gar nicht so hoch.
Matthias B. V. schrieb:
Ja Ende 2026 Anfang 2027 auf Server und ab 2028 für Enduser hatte ich auch erwartet und gehofft.
Bei DRAM steht eine gewaltige Zäsur an. DRAM skaliert praktisch nicht mehr.
Ob 2030 tatsächlich 3D-DRAM kommt, oder DRAM dann so langsam durch eine neue Speichertechnik ersetzt wird, kann man heute noch nicht sagen.
Klar ist, DRAM in der aktuellen Form mit 1T1C und in einer Ebene ist so ziemlich am Ende der Fahnenstange.
Matthias B. V. schrieb:
Wenn Zen7 auf AM5 kommt bist am Ende der Plattfrom.
Irgend wann ist eine Plattform immer am Ende. Problematisch ist es nur dann, wenn wie bei Zen 4, der Plattformwechsel stattfindet, wenn der neue Standard noch gar nicht am Markt angekommen ist.
Ergänzung ()
Matthiazy schrieb:
LDDR6 RAM wurde doch vor kurzem final spezifiziert, wieso dauert das so lange bei DDR6 ?
Wer sagt denn, dass dafür keine neuen CPUs mehr kommen würden? Bisher haben sich bei AMD meist zwei Generationen denselben I/O-Die und damit denselben Speichercontroller geteilt. Zen 2 und 3 hatten denselben I/O-Die, und Zen 4 und 5 ebenfalls. Durchaus denkbar, dass AMD dies bei Zen 7 und 8 auch so macht.
Ich persönlich halte es auch für am wahrscheinlichsten, dass Zen 7 noch für AM5 erscheint, sofern DDR6 dann noch nicht verfügbar ist. Aber sich die Türen für DDR5 und DDR6 offenzuhalten, ist hingegen auch nicht unwahrscheinlich. Letztendlich wird das eine Kosten/Nutzen-Rechnung und zeitgleich von der Marktsituation bzw. der Prognose während der Entwicklung abhängig sein.
Die Roadmap von SK Hynix schiebt DDR6 ins Zeitfenster 2029 - 2031.
Wenn AMD bei den ca. 2 Jahren Abstand zwischen den Generationen bleibt, kommt Zen 7 2028. 2029 wäre sehr spät.
Also ist DDR6 laut der SK Hynix Roadmap für Zen 7 nicht verfügbar.
Die Frage ist nun wie AMD bei Zen 8 vorgeht. Bis dahin fließt noch viel Wasser den Rhein runter, ...
Es gibt viel interessantere Themen:
Wie z. B., warum fehlt LPCAMM2 auf der Roadmap von SK Hynix?
SaschaHa schrieb:
Aber sich die Türen für DDR5 und DDR6 offenzuhalten, ist hingegen auch nicht unwahrscheinlich. Letztendlich wird das eine Kosten/Nutzen-Rechnung und zeitgleich von der Marktsituation bzw. der Prognose während der Entwicklung abhängig sein.
Zwei DRAM-Standards zu unterstützen bedeutet höhere Kosten. Für AMD und die Boardpartner. und die Boardpartner stellt es vor die unangenehme Wahl worauf fokusieren wir uns, auf DDR5 Boards die nicht lange laufen werden oder auf DDR6 Boards die zu Anfang einen schleppenden Absatz haben. bei Intel war das bisher irrelevant, weil sehr viele Boards verkauft wurden.
Es kommt eben auf das Timing an. Und das ist mit einem Abstand von 2 Jahren zwischen den Relesses erheblich schwieriger als mit einem Abstand von 15 bis 18 Monaten, wie er bis Zen 3 war.
Stimmt, das hatte ich im Kopf bereits übersprungen und vollkommen ausgeblendet. Folglich wären nach dem "alten" Schema Zen 6 und 7 ein "I/O-Die-Paar", nicht 7 und 8. Also sofern AMD den I/O-Die weiterhin für zwei Generationen nutzt. Dann erhöht das natürlich nochmal die Wahrscheinlichkeit, dass Zen 7 doch noch für AM5 erscheint.
Dass Zen 8 hingegen noch für AM5 erscheinen könnte, halte ich für äußerst unwahrscheinlich. Eher würde AMD da noch einen Refresh von Zen 7 zur Überbrückung zwischenschieben, aber das wird hoffentlich nicht notwendig sein.
ETI1120 schrieb:
Zwei DRAM-Standards zu unterstützen bedeutet höhere Kosten. Für AMD und die Boardpartner.
Ja, da stimme ich zu. Meine Argumentation basierte auf der Annahme, dass bis Zen 8 ohnehin derselbe I/O-Die und damit auch Speichercontroller genutzt werden würde. In dem Fall stünde im Raum, wie groß die bisher liegengelassene potenzielle Käuferschicht ist, die ihren vorhandenen RAM gerne auf eine neue Plattform mitnehmen möchte und dabei eine geringfügig geringere Lebensdauer der Plattform in Kauf nehmen würde. Zwei Generationen bei einem 2-Jahres-Zyklus hätte bei den aktuellen Preisentwicklungen beim RAM durchaus ein hinnehmbarer Kompromiss für viele sein können. Eine Generation wäre natürlich definitiv zu wenig.
Zen 8 ist so weit weg, dass es überhaupt keinen Sinn ergibt darüber zu spekulieren. Es sind viel zu viel unbekannte im Spiel.
SRAM und DRAM skalieren nur noch schlecht. Eigentlich benötigt man für Cache und Hauptspeicher neue Speicherzellen.
Bei NAND ist schon lange mit dem skalieren Schluss, aber bei NAND konnte man relativ einfach in die 3. Dimmension wechseln. Das ist auch bei DRAM angedacht, wird wegen dem Kondensator nicht einfach.
Vortrag von 2022, Moving DRAM to 3D, Jim Handy OBJECTIVE ANALYSIS
Aktuell werden verschiedene Ansätze diskutiert, es wird spannend was sich durchsetzen wird.
NOR skaliert schon lange nicht mehr. NOR-Speicherzellen sind kompatibel mit den Logikprozessen. Aktuell werden MRAM und ReRAM für immer moderne Nodes qualifiziert, damit wieder ein in der Logik eingebetteter non-volatiler Speicher für diese Nodes zur Verfügung steht. Beide haben AFAIU das potential SRAM als Speicherzelle für Caches abzulösen.
Was würde passieren, wenn man mit derselben Diefläche die doppelte oder dreifache Cachekapazität erreichen könnte? Welchen Stellenwert hätte dann schnellerer Hauptspeicher im Client?
Was passiert wenn 2030 absehbar werden sollte, das DRAM durch MRAM, ReRAM oder FeRAM abgelöst wird. Würde sich dann noch eine neue Plattform lohnen? Wenn klar ist, dass alles ganz anderes wird?
Sicherlich hängt das auch beim Sockel mit an den Pins und der Verdrahtung. Aber maßgeblich hängt die Kompatibilität am in der CPU integrierten Speichercontroller. Hier ist die Frage, ob AMD den Weg des dann sicherlich komplexeren i/o-Dies geht. Wird man sehen.
Bei NAND ist schon lange mit dem skalieren Schluss, aber bei NAND konnte man relativ einfach in die 3. Dimmension wechseln. Das ist auch bei DRAM angedacht, wird wegen dem Kondensator nicht einfach.
Ist HBM vom Prinzip her nichts anderes als vertikal gestapelter DRAM? Wenn man Informationen darüber sucht, erhält man leider oft unzureichende oder gar widersprüchliche Informationen. Aber meines Wissens nach basiert HBM auf DRAM, der jedoch vertikal gestapelt und deren Schichten über TSVs verbunden werden.
Wie dem auch sei, ich bin gespannt, wohin sich das entwickelt. Durch den KI-Boom wird Speicher so oder so immer wichtiger, vermutlich werden die Unternehmen also auch mehr Ressourcen in die Entwicklung neuer bzw. in die Weiterentwicklung vorhandener Technologien stecken.
Hier werden Dies gestapelt. Es geht bei 3D DRAM darum auf einem Substrat sehr viele Schichten von DRAM zu erzeugen.
SaschaHa schrieb:
Wenn man Informationen darüber sucht, erhält man leider oft unzureichende oder gar widersprüchliche Informationen. Aber meines Wissens nach basiert HBM auf DRAM, der jedoch vertikal gestapelt und deren Schichten über TSVs verbunden werden.
Ein wichtiger Kernpunkt bei HBM ist die Organisation des Dies. Diese haben ein sehr breites Speicherinterface.
Ein anderer Kernpunkt bei HBM sind die TSV. Diese ermöglichen es die einzelnen gestapelten Dies breit anzubinden.
Jeweils 4 Dies werden zusammen gefasst. Deshalb ist die Anzahl der Dies je Stapel immer durch 4 teilbar.
LPDDR SDRAM ist ebenfalls gestapelt, aber hier werden die Dies AFAIU per Wire Bonding angeschlossen.
SaschaHa schrieb:
Wie dem auch sei, ich bin gespannt, wohin sich das entwickelt. Durch den KI-Boom wird Speicher so oder so immer wichtiger, vermutlich werden die Unternehmen also auch mehr Ressourcen in die Entwicklung neuer bzw. in die Weiterentwicklung vorhandener Technologien stecken.
Es werden aktuell mehrere non volatile Speicherzelle reif für den Einsatz in modernen Nodes. Noch ist unklar wer sich durchsetzt. Aber SRAM und DRAM stehen zur Disposition.
Bei NAND hingegen ist nichts abzusehen. Hier ist es interessant zu sehen wie die Kosten je Bit in den nächsten Jahren verlaufen. Im Prinzip wurden die HDDs nur dadurch gerettet das die NAND Zelle seit ca. 10 Jahren kaum noch skaliert. Die Dichtesteigerung erfolgt vor allem durch mehr Schichten und mehr Zustände je Zelle.
Aktuell gibt es ein einziges Argument für HDDs, der Preis je Bit.
Das zweite Argument die Anzahl der Schreibzyklen ist nur in Nischenanwendungen relevant.
