Maßstab für die richtige Einstellung der tRFC ?

[Scriptkid]

Hallo Freunde,
ich versuche schon seit einiger Zeit, die FSB 500 MHz bei einem Teiler von 5:6 stabil zu bekommen. Leider meldet mir prime95 large manchmal schon bei 1.024K Fehler, obwohl viele mit ähnlichen Settings und ähnlicher Hardware hier keine Probleme haben. Allerdings unterscheidet sich meine Hardware von der der anderen dadurch, dass ein anderer RAM, aber auch PC 9600, verwendet wird.
Daher scheint mir der RAM und dessen Einstellung eine entscheidende Rolle zu spielen.

Soweit ich die tRFC (Refresh to ACT Delay) mit 54 einstelle, erhalte ich bei prime95 large bereits kurz nach dem Start beim ersten Test (1.024K) eine massiver Fehlermeldung: Illegal SUMOUT; stelle ich die tRFC auf 60 läuft prime bis 768K. Auch dies liegt möglicherweise an falschen RAM-Einstellungen.

Meine Frage: Wie kann ich die richtigen tRFC-Einstellung anhand der RAM-Frequenz richtig berechnen?
Die vom Hersteller empfohlenen tCL-Werte lauten:5-5-5-15 (tCL, tRCD, tRD, tRP, tRAS).

 

[<<=Mo=>>]

Heyho!
Insofern dein RAM tatktmäßig auf Herstellerspezifikationen rennt, würde ich die im SPD hinterlegte tRFC testen.
Mit MemSet solltest du diese rausbekommen.

Des weiteren denke ich nicht, dass sich die tRFC berechnen lässt.
Hier spielen schließlich auch die verbauten Chips eine große Rolle - entweder Herstellerangabe (im SPD) nutzen oder bei Übertaktung testen.

PS: Nennt sich in MemSet unter SPD "Refresh Cycle Time".

MfG Mo

 

[Scriptkid]

Hallo Mo
Ja, Memset zeigt mir bei 533 MHz den Wert 68 an. Doch dieser muss sich doch irgendwie herleiten lassen...

 

[<<=Mo=>>]

Das denke ich nicht.
Der in MemSet für 533MHz hinterlegte Wert etnstammt schließlich dem SPD, welches vom Hersteller so programmiert wurde -
eben je nach RAM Modell, da jeder Chip auf Takt und Timing Änderung anders reagiert.

Eine universelle Formel wird es nicht geben.
Ist für 600MHz (PC9600) denn kein Profil im SPD hinterlegt?

MfG Mo

 

[Scriptkid]

Das denke ich nicht.
Der in MemSet für 533MHz hinterlegte Wert etnstammt schließlich dem SPD, welches vom Hersteller so programmiert wurde -
eben je nach RAM Modell, da jeder Chip auf Takt und Timing Änderung anders reagiert.

Eine universelle Formel wird es nicht geben.
Ist für 600MHz (PC9600) denn kein Profil im SPD hinterlegt?

MfG Mo

Nein, leider nicht. Eben nur für 533 MHz.

 

[<<=Mo=>>]

Das ist natürlich schlecht...

Da die tRFC nach meinem Wissen absolut unabhängig von dem FSB stehen sollte,
würde ich dir empfehlen den FSB zu senken und den RAM über einen höheren Teiler auf 600MHz zu setzen.

Somit kannst du den FSB als Fehlerquelle ausgrenzen und dich volkommen auf die reichtige Einstellung der tRFC konzentrieren, versuchs!
Eine andere Möglichkeit als testen bleibt dir wohl nicht.

 

[raubwanze]

Hallo

Ich verstehe nicht ganz, was du da herleiten willst.

Aber wenn im SPD für 533-Betrieb eine 68 hinterlegt ist, ist 60 bei 600-Betrieb natürlich schon arg scharf eingestellt.

Die tRFC ist der Zeitraum, in dem der Inhalt aller Speicherzellen (Colomn) einer Row wieder aufgefrischt wurde, danach kann die Row per activate-command wieder geöffnet werden. Also kürzer gleich instabiler.
Entscheidend dabei ist aber nicht das Timing sondern der tatsächliche Zeitraum, der mit Hilfe des Taktes berechnet werden kann.

1/533 * 68 * 600 = 77

Also 77 (oder >128ns) sollte es mindestens sein. Mit 60 bei 600 wärst du bei 100ns.

Evt. kannst du auch das Refresh to Refresh-Timing tREF oder auch Refresh Period (kann auch anders heissen bei dir), gemeint ist der zeitliche Abstand, nach dem eine Row wieder aufgefrischt werden muss, kleiner und somit sicherer einstellen.

Gruß
Raubwanze

 

[Scriptkid]

Ja, da kommen wir der Sache etwas näher.
Die Refresh to Active/Refresh Command Time gibt an, wie lange der Chip Zeit hat, um seine Speicherbänke wieder aufzufrischen. Da die Speicherbänke auf einem Kondensator beruhen, müssen sie ständig aufgefrischt werden, damit die gespeicherten Daten gehalten werden können. Dieser Zeitraum dauert nun mal und während dessen kann nicht auf die Speicherbänke zugegriffen werden.
Soweit ist mir dies alles klar.
Doch dieser Wert müsste sich doch berechnen lassen.


Doch könntest Du mir Deine Berechnung, die zu 77 (>128ns) führt, noch etwas erläutern.
Das möchte ich gerne verstehen.

Edit: Die tREFs werden bei mir mit 3120T (=7800/(1000/400) angegeben. Normalerweise müssten sie jedoch 7800/(1000/600)= 4680T lauten.

 

[raubwanze]

SDRAM-SCs brauchen für bestimmte Aktionen (z.B. ein Refresh) bestimmte elektrische Mindestschaltzeiten.
Diese Mindestschaltzeiten sind fast völlig unabhängig von der Taktung des Speichers, (sondern vielmehr von der Qualität des produzierten SCs).
Das heißt, wenn ein 1600er-Chip bei 533er Betrieb mit einer als Bsp. CL-Latenz von 9-10ns stabil läuft, (das entspricht einem Timing von 5), so schafft er den 800er Betrieb auch mit einer CL-Latenz von 9-10ns (das entspricht einem Timing von 8).

Was ich bei der Berechnung also gemacht habe, ist nur die Mindestschaltzeit für einen auszuführenden Refresh der SCs über das im SPD hinterlegte EDIT: tRFC bei 533 Takt zu berechnen.

Also 68/533Mhz = 127,5ns

und diesen Wert dann als Grundlage zur Berechnung der EDIT: tRFC bei 600 Takt zu nehmen.

127,5ns * 600 Mhz = 77

Diese 127,5ns "brauchen" die Chips laut SPDs des DIMM-Herstellers für einen gelungenen Refresh

Gruß
Raubwanze

 

[Scriptkid]

Prima!
Falls das mit dem FSB 500 MHz nunmehr klappt, gebe ich einen aus.
Deine Antwort ist einfach super!

 

[raubwanze]

Zusatz:

Zitat:

Die Refresh to Active/Refresh Command Time gibt an, wie lange der Chip Zeit hat, um seine Speicherbänke wieder aufzufrischen.

Das hast du irgendwie unklar geschrieben. Die EDIT: tRFC ist der Zeitraum, der nach einem Refresh-Command bis zu einem activate-Command vergehen muss.
Also nicht der Zeitraum, nach dem der Chip zwingend seine Speicherzellen wieder auffrischen muss (Edit: also tREF), sondern der Zeitraum, den die Auffrischung selbst benötigt(tRFC).

Die tREF ist deutlich länger, liegt im 2stelligen ms-Bereich (EDIT:sorry natürlich µs-bereich nicht ms), also 1000er-Timings und nennt sich afaik Refresh Period.(wie im 1.Post von mir schon erwähnt)
Dieser Wert EDIT: (tREF,Refresh Period) trägt zur Stabilität bei, wenn er verkürzt wird. Logisch, dadurch werden häufiger die Speicherzellen aufgefrischt.
Die tRFC dagegen erhöht die Stabilität, wenn sie größer angesetzt wird. Auch logisch, da nun der SC einen grösseren Zeitraum hat, den eigentlichen Refresh-Vorgang korrekt zu beenden.

Evt. hilft es bei dir also zusätzlich ersteren Wert die Refresh Period etwas zu entschärfen, sprich das Timing kleiner zu stellen und somit für häufigeres Refresh zu sorgen.

Gruß
Raubwanze

PS: Oh sorry, ich bin bei meinem 2ten und diesem post durcheinandergekommen mit den tREF bzw. tRFC, ich habe meinen Text diesbezüglich editiert.
Ist auch nicht ganz einfach, da immer den Überblick mit den Abkürzungen zu halten

Ergänzung (12. Januar 2010)

Die tREF soll also absolut max. 7,8 µs dauern, was bei 400-Betrieb einem Timing von 3120 entspricht. (7,8 µs ist so ziemlich Standard bei DDR2-Rams)
Habe ich das deinem Text richtig entnommen?

Die tREF ist aber im Gegensatz zu den anderen Timings keine Mindestschaltzeit, sondern eher eine Maximalangabe.

Natürlich kann man den Wert bei Hochtaktung des Speichers auf 600 über Erhöhung des Timings (bei dir auf 4680) gleichhalten, man muss aber nicht, da für die tREF gilt, je kürzer desto stabiler. (damit ist sie eine Ausnahme zu sämtlichen anderen Timings/Latenzen)

Wenn du den Wert also bei 600 Takt bei 3120 belässt, sorgst du für mehr Stabilität, da Speicherzellen nun häufiger wieder aufgefrischt werden.

Gruß
Raubwanze

 

[Scriptkid]

Ich denke, wir haben bei den tRFC keinen Dissens. Es ist der Zeitraum für die Auffrischung der Speicherzellen des Chips.
Dass bei einem RAM-Takt von 600 MHz die tREFs rein mathematisch bei 4.680T liegen müssten und damit eine größere Bandbreite erreicht wird, bleibt auch unbestritten. Allerdings auf Kosten der Stabilität, da die Auffrischung logischerweise in größeren Zeiträumen erfolgt und somit die Gefahr eines Datenverlusts größer wird.
Früher unterlag ich dem Irrtum, die vom vielen BIOSes vorgegebene tREF-Rate von 3120T sei fehlerhaft, weil dort stets ein RAM-Takt von 400 MHz (=DDR 800 MHz) unterstellt wird, obwohl der RAM-Takt oft höher eingestellt werden kann und somit nicht mehr den 3120T entsprechen, denn z.B 7800/(1000/533 MHz) ergeben 4.157T. Tatsächlich wäre die Bandbreite aber auf Kosten der Stabilität erhöht.

Was mich letztlich noch beschäftigt, ist der Wert ACT to ACT Delay (tRRD). Hier wird vom Handbuch des Mainboards die Einstellung des Wertes "5" bei einem FSB vom 500 empfohlen.
Doch dazu eröffne ich einen neuen Thread.