Warum wird der FSB von Intel-Prozessoren *4 gerechnet?

[Matmuska]

Warum ist das SO??

Moin leutz

Also was ich mich schon immer gefragt habe ist ''Warum wird immer der FSB von intel prozessoren *4 gerechnet''???


MFG
:kotzMAtmuska
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Prozessor:AMD 1400 T-BIRD
Mother****:ASUS A7M266
Ram:2*256MB DDR266
Grafikkarte:HERCULES ATI 8500LE 128Mb Version @275/275 MHz(550MHz DDR)

 

[PuppetMaster]

Re: Warum ist das SO??

Quad pumped Bus: Pro Takt werden vier Datenpakete übertragen.

Die Steigerung zu DDR, da werden zwei Datenpakete pro Takt übertragen.

 

[Bubti]

Re: Warum ist das SO??

Sehr aussagekräftiges Topic. Hätte nicht gedacht das du was über den Pentium wissen willst.

 

[Matmuska]

Re: Warum ist das SO??

lol sorry für mein aussagekräftigen Topic!!!

@Puppetmaster
danke für die antwort!

 

[CFI]

Re: Warum ist das SO??

Quad pumped Bus: Pro Takt werden vier Datenpakete übertragen.

Die Steigerung zu DDR, da werden zwei Datenpakete pro Takt übertragen.

Da stelle ich dann mal eine weitergehende Frage:
WIE werden die 4 Datenpakete pro Takt übertragen?
Bei DDR wird ja die aufsteigende und abfallende Flanke dazu genutzt.
Wir bei QuadPumped aufst. pos./aufst. neg./abf. pos/abf. neg genutzt?
Oder wie geht das sonst?

 

[PuppetMaster]

Soweit ich weiß, werden beim Quad pumped Bus auch in der Flankenmitte Datenpakete übertragen.

 

[CFI]

Soweit ich weiß, werden beim Quad pumped Bus auch in der Flankenmitte Datenpakete übertragen.

Weiß jetzt nicht genau was du meinst.
Hab mal schnell ne Skizze gemacht wie ich mir das Vorstellen könnte:

 

[Ömerich]

Schön kannst du malen!

Nee, passt scho. Jezt weis ich auch wie das von statten geht.

 

[Green Mamba]

nee, ganz so kanns ja auch nicht sein, ich kann mir aber ehrlich gesagt auch nicht vorstellen wie das funktionieren soll. wie soll man zwischen 2 flanken ein bit übertragen!?
vielleicht weiß ja jemand die genaue codierung, würde mich mal interessieren, da ich ein ähnliches thema erst kürzlich in einer rechnernetze-prüfung hatte.

 

[CFI]

Das ist ja nur der Clock.
Die Daten werden auf einer/mehreren anderen Leitung übertragen. Die Bereiche des Clocks werden zur Unterscheidung vom 1.,2.,3.,...Bit benötigt. Der Speicher weiß sonst bei einer längeren Low/High Abfolge (also nicht immer 0&1 abwechselnd) nicht wann das nächste Bit anfängt.

Edit:
Habe meine Zeichenkünste nochmals unter beweis gestellt:

 

[Green Mamba]

naja, der clock bringt uns ja auch nicht weiter in der ursprünglichen frage...

 

[BodyLove]

nach der Erklärung (Skizze) von CaptainIglo, bräuchte der P4 niedrige Latenzen, um am effektivsten Arbeiten zu können, was aber nicht der Fall ist. der P4 verlangt nur nach Bandbreite.

Habe im Internet nachgeschaut, aber mehr als, Quad Pumped = 4 datenpakete pro takt habe ich nicht gefunden. Näheres auf Intel.com habe ich bis auf diese Info nicht:

"The Pentium 4 processor has a system bus with 3.2 Gbytes per second of bandwidth. This high bandwidth is a key enabler for applications that stream data from memory. This bandwidth is achieved with a 64-bit wide bus capable of transferring data at a rate of 400 MHz. It uses a source-synchronous protocol that quad-pumps the 100 MHz bus to give 400 million data transfers per second. It has a split-transaction, deeply pipelined protocol to allow the memory subsystem to overlap many simultaneous requests to actually deliver high memory bandwidths in a real system. The bus protocol has a 64-byte access length."


ich forsche mal mehr nach. Vielleicht finde ich in den Pdf-Dokumenten etwas.

 

[PuppetMaster]

Vielleicht kann das hier helfen. Was besseres hab ich auch nicht gefunden.

 

[CFI]

nach der Erklärung (Skizze) von CaptainIglo, bräuchte der P4 niedrige Latenzen, um am effektivsten Arbeiten zu können, was aber nicht der Fall ist. der P4 verlangt nur nach Bandbreite.

Es war ja auch nur eine Vermutung wie es Funktionieren könnte...

 

[BodyLove]

Es war ja auch nur eine Vermutung wie es Funktionieren könnte...

war ja net böse gemeint.

@puppetmaster

hmm, kann nicht ganz nachvollziehen, was auf dem link gemeint ist, habe aber eine Email an Intel geschickt, um zu fragen, wie das ganze arbeitet. ich erhoffe mir zwar nichts großes, aber einen kleinen link, könnten sie mir schon geben.

 

[Green Mamba]

in dem link ist rambus qrsl erklärt, dabei werden statt 2 spannungsleveln 4 zu unterscheidende spannungslevel benutzt. ich glaube aber nicht, dass intel auch damit arbeitet, denn der quad punmped bus funktioniert doch mit normalem ddr-ram, oder nicht? und dem kann man sicherlich nicht einfach sagen er soll jetzt mit 4 abstufungen arbeiten!?

 

[PuppetMaster]

Ne andere Lösung hab ich jetzt nicht ausser dem Wissen, dass Intel damals eng mit Rambus zusammengearbeitet hat. Muß aber dennoch nicht zusammenhängen.

Die obige Erklärung mit der Flankenmitte meine ich aber auch mal gelesen zu haben, allerdings ohne genauere Erläuterung.

Der effektive FSB der CPU ist im übrigen was anderes als der effektive Takt des Speichers.
Dort werden die 4x FSB durch Kombination von DDR-RAM und DualChannel erreicht.

 

[Green Mamba]

aso, hab seit es diesen quad pumped bus gibt nur amd gehabt. also die 4x speicheranbindung geschieht mit ddr in kombination mit dualchannel...
das klingt einleuchtend.
gut, der fsb ist im gegensatz zur speicheranbindung schon mit den 4 spannungsstufen vorstellbar. so muss es denke ich sein.