ArilethDeTyr
Cadet 4th Year
- Registriert
- Okt. 2005
- Beiträge
- 68
Hallo, ich habe in meinem BIOS das Problem, dass ich nicht weiß, welche Größe ich für die Interleave-Size einstellen soll und wie theoretisch die effizienteste Size ermittelt werden kann.
Es gibt Optionen von 256 Bytes bis 4KB.
Mein erster Gedanke war, dass es davon abhängen könnte, wie groß die L1-Cache-linesize ist.
Aber der Punkt ist, dass sich die Interleave-Size untereinander abwechseln und somit die Adressen aller X Size einer Bank bzw. eines Channels sich abwechseln und somit bei einer Auffrischung beim Auslesen des DRAM auf die andere Seite geschaltet wird (D=Dynamic ) und somit das warten zur Auffrischung umgangen wird.
Wenn sich jedoch Teile des Speichers im Cache befinden und dieser aus SRAM besteht, ist diese Strategie nicht anwendbar und das Interleaving wird nur verwendet, wenn Speicher gelesen wird, der nicht im Cache ist.
Im RAID-0-Modus gibt es die Stripe-Size und die Interleave-Size ist die gleiche, ist das richtig?
Ich habe jetzt 256 Bytes eingestellt, also die kleinste Unterteilung, ab der die Adresse in eine andere Bank/Rang und oder den Channel gewechselt wird. Dieses Interleave kann horizontal und vertikal skaliert werden, ob CPU / Speicherkanäle pro CPU / BANK / RANK, ist das richtig?
Aber da ein Programmcode viele Bedingungen und Schleifen hat und der Cache noch vorgeschaltet ist, wird dieses Interleaving nicht genutzt, richtig?
Das Interleave kommt nur zum Tragen, wenn große zusammenhängende Speicherbereiche sequentiell geschrieben oder gelesen werden, wie in einer Onboard-GPU, die den Grafikspeicher aller X Herzen lesen muss, daher bringt ein Dual-Rank-Speicher mehr Leistung bei einer Onboard-GPU.
Vielen Dank für Ihre Antworten und Korrekturen, falls ich falsch liege.
Hier noch der Screenshot des BIOS
Hallo, hab noch eine fragen wo in AIDA64 oder SiSoftware Sandra kann ich das benutzt Interleaving einsehen. habe das nirgends gefunden auch bei CPU-Z wird nirgends das Interleaving angezeigt.
Es gibt Optionen von 256 Bytes bis 4KB.
Mein erster Gedanke war, dass es davon abhängen könnte, wie groß die L1-Cache-linesize ist.
Aber der Punkt ist, dass sich die Interleave-Size untereinander abwechseln und somit die Adressen aller X Size einer Bank bzw. eines Channels sich abwechseln und somit bei einer Auffrischung beim Auslesen des DRAM auf die andere Seite geschaltet wird (D=Dynamic ) und somit das warten zur Auffrischung umgangen wird.
Wenn sich jedoch Teile des Speichers im Cache befinden und dieser aus SRAM besteht, ist diese Strategie nicht anwendbar und das Interleaving wird nur verwendet, wenn Speicher gelesen wird, der nicht im Cache ist.
Im RAID-0-Modus gibt es die Stripe-Size und die Interleave-Size ist die gleiche, ist das richtig?
Ich habe jetzt 256 Bytes eingestellt, also die kleinste Unterteilung, ab der die Adresse in eine andere Bank/Rang und oder den Channel gewechselt wird. Dieses Interleave kann horizontal und vertikal skaliert werden, ob CPU / Speicherkanäle pro CPU / BANK / RANK, ist das richtig?
Aber da ein Programmcode viele Bedingungen und Schleifen hat und der Cache noch vorgeschaltet ist, wird dieses Interleaving nicht genutzt, richtig?
Das Interleave kommt nur zum Tragen, wenn große zusammenhängende Speicherbereiche sequentiell geschrieben oder gelesen werden, wie in einer Onboard-GPU, die den Grafikspeicher aller X Herzen lesen muss, daher bringt ein Dual-Rank-Speicher mehr Leistung bei einer Onboard-GPU.
Vielen Dank für Ihre Antworten und Korrekturen, falls ich falsch liege.
Ergänzung ()
Hier noch der Screenshot des BIOS
Ergänzung ()
Hallo, hab noch eine fragen wo in AIDA64 oder SiSoftware Sandra kann ich das benutzt Interleaving einsehen. habe das nirgends gefunden auch bei CPU-Z wird nirgends das Interleaving angezeigt.
Anhänge
Zuletzt bearbeitet:
