Epyc „Venice“ delidded: Nackte Zen-6-CPU dürfte auch die Zukunft von Ryzen zeigen

Zur CES 2026 hat AMD die neue Server-CPU Venice mit Zen-6-Kernen erstmals nackt gezeigt. Dabei bestätigt das Unternehmen die Verwendung von zwei IO-Dies, an die acht CPU-Chiplets direkt angeflanscht werden. Das wurde bei Strix Halo seit einem Jahr getestet. Die nächsten Ryzen dürften auch drauf setzen.

Erstmals mehr Details zu Venice mit Zen 6

Bisher gab es von AMD nur vage Andeutungen, wie Venice wirklich aussieht. Dass das Unternehmen auf neuerdings zwei IO-Dies statt nur noch einen setzen würde, war jedoch erwartet worden. Und auch wie dicht die Chiplets mit den CPU-Kernen und die I/O-Dies jetzt zusammenliegen, ist nur auf den ersten Blick eine Überraschung.

CPU-Chiplets und IOD dicht an dicht

Denn in Serie getestet hat AMD das bereits seit einem Jahr: Strix Halo nutzt zwei CCDs und ebenfalls einen direkt angeflanschten IOD (mit großer GPU), wie ComputerBase erst kürzlich im Test abermals erläutert hatte. Das Fazit aus technischer Perspektive war eindeutig: Strix Halo ist in Bezug auf das Packaging und die Kombination der Chiplets bei einem Prozessor das aktuell fortschrittlichste Produkt von AMD.

Bei Venice wird die neue Technologie, die ohne lange Leiterbahnen auf dem Fabric auskommt, im Portfolio nach oben skaliert und in jeder Hinsicht ausgebaut. Dadurch verschwinden die bisher langen Leitungen von jedem CCD zum IOD, die insbesondere den Stromverbrauch deutlich anheben. Für den neuen Ansatz kommt TSMCs InFO_oS-Verfahren (on-Substrate) zum Einsatz, das die Chips über Re-Distribution Layer (RDL) und ein dafür angepasstes Die-to-Die-Interface direkt miteinander verbindet. So verschmelzen IOD und Chiplets quasi zu einem Chip. Intel verfährt seit Meteor Lake (Core Ultra 100) mit eigenem Packaging-Verfahren ähnlich.

So sieht das bei Venice mit Zen 6 aus

Zwei große IO-Dies in der Mitte des Prozessors werden im Beispiel nun von insgesamt acht CCDs flankiert. Die IOD-Dies wiederum müssen natürlich auch miteinander kommunizieren, wie genau das passiert, wird der Die-Plan der jeweiligen Chips aber erst später offenlegen.

AMD hat bisher 16 Speicherkanäle für Venice bestätigt, pro IOD sind das rechnerisch acht. Die acht CPU-Dies dürften auf Basis von Zen6c je 32 Kerne bieten und so den Maximalausbau von 256 Kernen darstellen. So zumindest hatte es vorab die Gerüchteküche angedeutet, AMD bestätigt dies heute nicht direkt.

„Ryzen 10000“ dürfte ähnlich verfahren

Ohne dass sich AMD auch nur mit einem Wort dazu geäußert hat, darf davon ausgegangen werden, dass auch die nächste Generation Ryzen im Desktop IO-Die und Chiplets direkt miteinander verzahnen wird. Weil es weniger Chiplets und weniger Speicherkanäle anzubinden gilt, dürfte es allerdings weiterhin bei einem IOD bleiben.

Auch Instinct MI455X nackt

Ebenfalls auf der CES 2026 gezeigt hat AMD Instinct MI455X ohne aufgesetzten Kühlblock. Dieser Chip ist noch größer. Leicht erkennbar sind die jeweils sechs HBM4-Chips an der Außenseite, in der Mitte sitzen die ebenfalls direkt miteinander verbundenen GPU-Chiplets.