BAR86 schrieb:
@markox genau das Gegenteil ist der Fall.
Das was
@markox schreibt trifft den Kern der Sache.
TSMC minimiert das Risiko.
Wie
@stefan92x schreibt hat TSMC 7 nm komplett mit DUV entwickelt. Und dann bei N7+ und N6 bei einigen Masken EUV eingeführt.
Erst bei 5 nm hat TSMC von vorne herein auf EUV gesetzt.
Bei N2 führt TSMC den GAA-FET ein. Bei A16 führt TSMC BSPDN ein.
Intel führt es auf einmal in 18A ein. Einführen heißt in HVM bringen und nicht ein paar Testwafer durchlaufen zu lassen.
BAR86 schrieb:
Man war der 100%igen Überzeugung, dass man es ohne EUV schaffen würde und hat "vor kurzem" überhaupt EUV Scanner bekommen, während TSMC diese seit Jahre verwendet hat und damit "gelernt" hat
Als 10 nm in HVM gehen sollte war, war EUV noch gar nicht reif für die HVM.
Alle wollten diesen Node (Inetel 10 nm/rest 7nm) mit DUV umsetzen, auch GF. Intel hat es schlicht und einfach verbockt.
Erst 2019 wurde EUV von TSMC und Samsung im HVM eingesetzt. Intel hatte aber 2019 noch alle Hände voll damit zu tun 10 nm zum yielden zu bringen und konnte deshalb Intel 7 nm (aka Intel 3) micht weiterentwickeln. Erst nachdem Intel 10 nm geyielded hat, konnte Intel mit aller Kraft an 7 nm arbeiten.
BAR86 schrieb:
ja, aber die Planung von Intels 10nm und TSMCs 7nm waren anders. Materialien etwa soweit ich weiß (Kobalt?) und auch Dichte.
Intel hat sich mit Kobalt verzockt (bei Intel 4 ist Intel dem Weg von TSMC gefolgt). Eventuell hat Intel auch mit SAQP Probleme gehabt.
10 nm war und ist mit DUV umsetzbar. Intel hat es verbockt und das Fehlen von EUV ist eine faule Ausrede, die auch Pat Gelsinger gerne genutzt hat. Genauso ist das mit dem zu viel gewollt, was Bob Swan behauptet hat, nur eine Ausrede. Bei der Dichte liegen TSMC 7 nm und Intel 10 nm gleich auf.
BAR86 schrieb:
Am Ende hat es Intel ja auch hingekriegt mit "Intel 7" rein auf DUV zu setzen soweit ich weiß ist erst Intel 4 oder Intel 3 EUV.
Und genau deshalb kann es nicht an EUV gelegen haben. Denn Intel produziert bis heute Intel 7 ausschließlich mit DUV.
Die Foundries haben ihren 20 nm FinFET Prozess als 14 nm bzw als 16 nm bezeichnet. Erst die 10 nm Prozesse der Foundries haben Intel 14 nm entsprochen. Und die 7 nm Prozesse der Foundries haben Intel 10 nm entsprochen. Dementsprechend hat Intel mit der Umbenennung von 10 nm in Intel 7 mit den Foundries gleichgezogen.
Folgerichtig hätte Intel den als Intel 7 nm geplanten Prozess in Intel 5 umbenennen können. Aber Intel ging viel geschickter vor. Intel hat Intel 5 aufgeteilt. Zuerst hat intel nur die HP Libs umgesetzt, die Intel für das CPU Chiplet non Meteor Lake benötigt hat. Das hat Intel als den "Node" Intel 4 bezeichnet. Als dann auch die HD Libs fertig waren und Intel ganze SoCs fertigen konnte hat Intel dies als den Node Intel 3 bezeichnet. Intel 4 und Intel 3 sind ein Node. Und Intel 20A und Intel 18A wären ein Node gewesen. Intel 18 A entspricht TSMC N3P. Also hat Pat Gelsinger dieses umbennen abgezogen um zumindest bei den Prozessnamen zu überholen, wenn es auch mit den Prozessen selbst nicht möglich war.
BAR86 schrieb:
Aber wenn ich mich korrekt erinnere erreicht erst Intel 3 das, was Intel mal als "7nm" geplant hat.
Intel 3 ist das was Intel ursprünglich als 7 nm geplant hatte.
BAR86 schrieb:
Anders gesagt: Also entspricht Intel 3 eben TSMCs N5 oder N3 und dort hat TSMC es eben nicht "geschafft" voll auf DUV zu setzen, sondern im N7 Prozess der aber eher an Intels "Intel 7" Prozess liegt.
Intel 3 entspricht in etwa TSMC 5 nm.
Das Problem bei Intel war 10 nm. Diesen Prozess brachte Intel nicht zum Yielden und das hat Intels Prozessentwicklung blockiert.
TSMC hat 7 nm mit DUV entwickelt. Dann bei N7+ und N6 mehrere DUV Masken durch EUV ersetzt. Bei 5 nm stand EUV zur Verfügung und es gab für TSMC gar keinen Grund zu versuchen 5 nm ausschließlich mit DUV umzusetzen.
Im übrigen musste TSMC schon bei N3 EUV mit Multi-Patterning kombinieren
BAR86 schrieb:
Kurz gesagt: Intels 10nm Prozess kam am Ende auch ohne EUV aus, der ebenfalls ohne EUV geplante "7nm" Prozess eben nicht.
Wenn alles nach Plan gelaufen wäre, hätte Intel 2016 Intel 10 nm eingeführt und 2018 Intel 7 nm eingeführt. EUV war erst 2019 bereit für die HVM.
Es ist aber nicht nach Plan gelaufen. Intel bekam 10 nm erst Ende 2020/Anfang 2021 zum Yielden. Dann kamen noch mal 2 Jahre Prozessentwicklung für Intel 7 nm aka Intel 4 und Intel 3. Fakt ist, dass Intel bei Intel 4 und Intel 3 EUV einsetzt.
Das Versagen von Intel bei 10 nm hatte Folgen:
- Die Prozessentwicklung war damit beschäftigt Intel 10 nm zum Yielden zu bringen, was die Arbeiten an Intel 7 nm blockiert oder zumindest massiv ausgebremst hat. Copy Exactly war toll, solange alles funktionierte. Aber wenn ein neuer Prozess nicht in Yielden kommt, ist bei der Copy Exacly Methode die Prozessentwicklung blockiert.
- Bob Swan hat den Ausstieg von Intel aus der Halbleiterfertigung vorbereitet und dafür ein Wafer Supply Agreement für TSMC mit TSMC 3 nm abgeschlossen.
- Pat Gelsinger wurde zurückgeholt weil er die Halbleiterfertigung retten wollte. Ungefähr zur selben Zeit hatte Intel den 10 nm Prozess zum Yielden bekommen.
Als 10 nm geyieldet hat, war der Weg zur Entwicklung von Intel 7 nm frei.
Pat Gelsinger hat die Nodes umbenannt, damit er dieses 5 Nodes in 4 Years Marketing Spektakel abziehen konnte.
BAR86 schrieb:
Diesen Fehler will man wohl dieses Mal vermeiden.
Kein EUV zu verwenden war bei 10 nm nicht der Fehler und Intel 4 nm wurde mit EUV eingeführt.
Alle Verzögerungen in der Prozess Roadmap bei Intel sind auf das Desaster von 10 nm zurückzuführen.
BAR86 schrieb:
Die anderen Fehler hat man natürlich auch gemacht, da hast du völlig recht, 10nm war einfach Problematisch für Intel, aber man konnte dann eben nicht einfach "überspringen" oder "überholen", denn im Gegensatz zu TSMC hatte man keine EUV Maschinen.
Du verwechsel Folge mit Ursache. Intel hatte keinen Prozess verfügbar, für den EUV notwendig war, also hat Intel keine EUV Scanner für die Fertigung bestellt.
Der Verzicht von EUV als "Sündenbock" ist eine plumpe Markting Masche von Pat Gelsinger. Das Ziel dieser Marketing Masche war es Zweifel zu zerstreuen, dass Intel die Prozessentwicklung von 18 A hinbekommt.
TechFA schrieb:
Wieviel High-NA Maschinen zur Belichtung mit EUVL hat Intel jetzt eigentlich insgesamt?
Intel hat AFAIK zwei EXE:5000. Der in der news erwähnte EXE:5200B wäre der 3. so wie ich es verstehe wäre es der erste für die Produktion taugliche.
BAR86 schrieb:
Das frage ich mich auch - und wie viel benötigt es um ordentlichen "Massenauswurf" zu haben?
AFAIK hat TSMC je Phase 6 EUV Scanner. Eine Phase hat AFAIK eine Waferkapazität von ca. 35.000 Waferstarts je Monat.
Wie viele High NA Scanner für eine vergleichbare Kapazität notwendig sind, weiß ich nicht.
