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NewsG11 NAND: Micron überspringt G10 und geht auf 400+ Layer mit höchster Bitdichte
Schon lange hat Micron keine Neuigkeiten im Bereich NAND-Flash-Speicher präsentiert. Doch jetzt überrascht das Unternehmen: Statt der erwarteten Generation 10 (G10) soll nächstes Jahr gleich G11 erscheinen. Bei über 400 Layern und dem angeblich kleinsten Zellabstand der Branche soll die Bitdichte direkt verdoppelt werden.
Irgendwie verstehe ich den Zweck von mehr Layern noch nicht richtig.
Limitiert ist die Speicherproduktion doch von der Zahl der pro Tag belichtbaren Wafer. Und die ändert sich nicht, auch wenn man 400 oder bald 1000 davon übereinanderstapelt.
Klar, für den Form Factor vom Package und die Bits pro Gehäuse, Energieeffizienz und sowas sind mehr layer in kleineren Packages besser. Aber die Produktion an sich steigt mit mehr Lithographie etc, nicht, indem man das vorhandene anders verpackt und dafür proportional weniger Gehäuse dabei rumkommen.
Oder bin ich irgendwo falsch abgebogen und denke über das verkehrte Problem nach?
Irgendwie verstehe ich den Zweck von mehr Layern noch nicht richtig.
Limitiert ist die Speicherproduktion doch von der Zahl der pro Tag belichtbaren Wafer. Und die ändert sich nicht, auch wenn man 400 oder bald 1000 davon übereinanderstapelt.
Die Chips werden doch immer winziger in der Fläche und so gibt es pro Wafer einfach viel mehr davon, auch wenn sich die Speicherkapazität pro Chip kaum verändert.
Man legt beim „Stapeln“ von 3DNANd ja auch nicht einfach die Chips eines oder mehrerer Wafer übereinander.
Bei 400+ Schichten hättest dann sicher auch keine dünne NVMe 2280 im Rechner, sondern eher schon ein quaderförmiges Objekt mit mehr als 4-5mm Höhe.
Denn so dünn sind die Wafer auch ned.
Die Liste aus Wiki einfach mal ein wenig weiterspinnen (1Mikrometer/Micron = 0,0001mm):
doch, genau das macht man. allerdings geschieht das mit dies, die selber schon besagte 400+ schichten haben. hier mal anschaulich:
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Das ist direkt nach Produktion und für Transport etc. Vor dem Verbauen werden diese heruntergeschliffen - bei NAND sind Dicken zwischen 100µm und 40µm ganz üblich. Aus dem heruntergeschliffenen Wafer werden dann die Dies ausgeschnitten und diese dann übereinander gestapelt.
Die eigentliche aktive Schicht mit der ganzen Elektronik und den Flashzellen ist im jeweiligen Die nur 5-20µm dick. Und in diesen paar µm aktive Schicht befinden sich wie 0x8100 schon geschrieben hat die mehreren hundert Schichten an NAND Zellen.
An Dies stapelt man dann so üblicherweise irgendwas zwischen 1-16 pro Package.
Irgendwie verstehe ich den Zweck von mehr Layern noch nicht richtig.
Limitiert ist die Speicherproduktion doch von der Zahl der pro Tag belichtbaren Wafer. Und die ändert sich nicht, auch wenn man 400 oder bald 1000 davon übereinanderstapelt.
Die Layer sind alle auf einem Wafer. Erst die kommenden Generationen ist Waferstacking auch für die NAND Layer geplant. Bisher ist nur Logik und Speicherzellen getrennt.
Natürlich wird die Komplexität erhöht, wenn man mehr Layer hat. Es sind auch mehr Prozessschritte nötig. Aber dauert bei weitem nicht doppelt so lange um 400 statt 200 Layer zu machen. Nur Schritt (a) braucht erheblich länger. Ein paar andere Schritte sind deutlich komplexer brauchen aber nicht zwingend deutlich mehr Zeit.
Die Chips werden doch immer winziger in der Fläche und so gibt es pro Wafer einfach viel mehr davon, auch wenn sich die Speicherkapazität pro Chip kaum verändert.
Okay das ist anders als ich mir das vorgestellt habe.
Aber die Layer müssen doch trotzdem alle separat durch die Belichtung? Effektiv spart es also trotzdem keine Maschinendurchgänge. Klar, spart Wafer-Prep und sowas, aber eben keine Belichtung. Oder doch?
Du hast dir das Bild angeschaut was ich gepostet habe? Man sieht ja, dass nicht alle Schritte mehrfach (oder gar 400x) ausgeführt werden müssen. Man ätzt durch ein paar hundert Schichten gleichzeitig.
Dazu kommt das gesamte BEOL (Metallisierung). Das müsste man ja 400x machen bei planarem NAND. Man bräuchte auch 400 Logic Dies anstatt nur einen.
Nein.
Das sind mehrere Schichten die auf dem selben Wafer aufgetragen und dotiert werden.
Es bleibt bei einem Wafer und bei einem metalisierungsdurchgang.
Der Aufwand der prozessierung steigt mit höherer Schichtzahl, bleibt aber deutlich niedriger als 400 einzelne Wafer zu verarbeiten.
Eben nicht.
Du verwechselt Abscheidung von Dünnschichten auf den Wafer mit dem bonden mehrerer Wafer.
Es bleibt bei einem Wafer mit mehr CVD (Chemical Vapor Deposition)/ALD (Atomic Layer Deposition) Schritten.
Deposition auf dem Wafer ist ein normaler Prozessschritt. Mit Wafer bonden (mehrere Wafer stapeln) hat das erstmal nichts zu tun. Es bleibt bei einem Substrat (außer die Logik wird vom NAND getrennt, dann sind es zwei)
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Um nicht nur Metalle, sondern auch SI Oxide und SI Nitride abzuscheiden ist man bei komplexeren Formen der Prozesse. Da ist z.B. Aixtron aus Deutschland Marktführer.
Der Teil am Schluss des Videos bei dem die Dies gestapelt werden gehört nicht mehr zur Herstellung von 3D NAND, sondern zur Herstellung der SD Card aus einzelnen 3D NAND Chips.
