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NewsLithografiesysteme DSP-100: Nikon bringt Maschine für 600-mm-Panel-Level-Packaging
Wenn es nach diesem Artikel geht, dann ist TSMC im Grunde daran schuld, dass die 450mm-Wafer auf absehbare Zeit beerdigt worden sind.
Ob dies jedoch so war, können wohl andere in diesem Forum besser beurteilen als ich.
Jetzt mal nevrichtige Leien frage, aber wäre es nicht für die qualität besser. wenn man nicht mehr sägen müsste? Sollte man daher hede Platte nicht einzeln wachsen lassen? Weil sägen die oberfläche nie glatt sägt. Es werden Atome raus gerissen, dass müsste aissehen wievein schlachtfeld?
@Cabranium
Die Oberflächen werden nach dem Sägen poliert und das glatter als ein Spiegel. Um eine Oberflächenbehandlung als Vorbereitung kommt man so oder so nicht drumherum.
Du stellst dir das etwas zu einfach vor. Schau dir mal eine Doku zur Chip-Herstellung an. Die Waver sind teils monatelang in der Fabrik, ehe die Chips fertig sind.
Es geht hier ums Packaging der Dies und nicht um die Fertigung der Dies.
Die Dies selbst sind natürlich aus Silizium. Sowohl bei der Halbleiterfertigung und dem Packaging wird das Wort "Substrat" verwendet, aber es ist jeweils etwas anderes.
Beim Packaging werden seit den 1990er Jahren "organic substrates" (Kunststoffbasis) verwendet, zuvor war es Keramik.
Vorgeschichte
Es ist die große Ausnahme wenn dies Direkt auf der Leiterplatter verlötet werden. Die Dies werden meist in ein Gehäuse gesteckt --- Packaging.
Das heute übliche Standard-Verfahren beim Packaging größeren Dies mit vielen Bumps ist Flip Chip. Die Dies bekommen auf die oberste Metallisierungsebene C4-Bumbs, werden gedreht auf organische Substrate gesetzt und durch Erhitzt verlötet. Mit den klassischen organischen Substrate kann man nicht die feinen Bumps und kleinen Linienabstände erreichen, die z. B. für das Anbinden eines HBM-Stacks an einen GPU-Die erforderlich ist.
Beim Advanced Packaging gibt es Verfahren die Silizium Interposer (z. B. CoWoS-S) oder Silizium Brücken (z. B. EMIB) verwenden. Silizium Interposer oder Silizium Brücken sind dann erforderlich, wenn zwischen zwei Dies extrem viele Verbindungen realisiert werden müssen. Wie beim Anbinden eines HBM-Stacks an eine GPU oder beim Verbinden von GPU Chiplets.
Beim Chips die hauptsächlich für Mobiltelefone verwendet werden haben die klassischen Substrate den Nachteil dass sie zu dick sind. Hier haben sich Verfahren etabliert bei denen die Leiterbahnen auf dünnen Konststofffolien umgesetzt werden. Stabilität bekommt dass Ganze in dem der Die in einer Kunststoffmasse vergossen wird. Diese Verfahren laufen unter Wafer Level Packaging. Wenn das Package größer als der Die ist redet man von FanOut.
Hier hat sich in den letzten Jahren einiges getan und es gibt mehre Varianten wie diese Verfahren funktionieren. Inzwischen wird Fanout verwendet um mehrere Dies zu verbinden. Damit ist auch Fanout ein Advanced Packaging Verfahren.
Bei TSMC gibt es diese Verfahren als InFO (Integrated Fanout) und CoWoS-R und CoWoS-L (mit Silizium-Brücke).
AMD setzt FanOut bei RDNA 3, Strix Halo und in Verbindung mit Silizium-Brücken bei der MI250 ein. MI300 und MI350 verwenden wieder SiliziumInterposer.
Es gibt seit Jahren Bestrebungen Wafer Level Packaging zu Panel Level Packaging weiterzuentwickeln. Hier sind auch verschiedene Anbieter tätig.
Probleme
CoWoS-S
Die Wafer sind rund und die Interposer sind rechteckig. Je größer die Interposer werden desto weniger Interposer können aus einem Wafer geschnitten werden
Das Reticle Limit muss umgangen werden.
Für die Verbindungen zur Leiterplatte sind TSV erforderlich. Dies setzt der Dicke des Interposers Grenzen.
Als Trägermateriel für Dies sind Silizium Interposer ideal, weil beide denselben Wärmeausdehnung-Koeffizienten haben. Allerdings ist der zwischen Substrat und Interposer sehr groß und das bereitet bei der Größe der Interposer zunehmend Probleme
Fanout und organischen Interposer
Pitch (Abstand zwischen den Bumps) und Linienbreite und -abstand sind größer als die bei Silizium möglichen. Sie sind zu groß zum Anbinden von HBM Stacks.
Die Oberfläche ist nicht vollkommen plan.
Es gibt das Problem von Verzug, das umso stärker wird je größer die Interposer werden
Zwar passt der Wärmeausdehnung-Koeffizient sehr gut zum Substrat bzw. der Leiterplatte, aber eben nicht zu den Dies.
Anmerkung
Silizium Interposer bieten eine durch den kleinen Pitch und Linienbreite und -abstand eine sehr hohe Bandbreite je mm Kontaktlänge zwischen den Dies. Aber die reichweite dieser Signale ist wegen der elektrischen Eigenschaften von Siliziumstark beschränkt. In dieser Beziehung sind organische Interposer und Interposer aus Glas besser.
Zukunft
Material
Ein ganz heißes Thema sind Glasinterposer. Das Problem dabei ist, dass Glas bricht. Hier sind die Durchkontaktierungen (TGV, Through Glas Via --- Sollbruchstelle) und das Trennen der Interposer (verursacht Mikrobrüche) kritisch und Gegenstand der Forschung
Aber ansonsten bietet Glas viele Interessante Eigenschaften:
Der Wärmeausdehnung-Koeffizient kann durch variieren der Materialien beeinflusst werden. So ist es es möglich dass der Wärmeausdehnung-Koeffizient zwischen denen von Silizium und dem Substrat bzw. der Leiterplatte liegt
Man kann Glas mit sehr ebenen Oberflächen herstellen. Das ermöglicht feinere Pitches, Linienbreiten und -abstände.
Transparente Interposer bieten neue Optionen zu.
Die Interposer sind steif und haben wenig Verzug
Format
Die größere Formate der Panels ermöglichen es mehr Packages auf einmal herzustellen. Damit verspricht man sich Kosteneinsparungen. Trotz höheren Kosten für das handling der größeren Panels.
Alternative
Den Wafer als ein Die verwenden. Das ist der Weg den Cerebras Systems geht. Cerebras musste das Reticle Limit umgehen und Redundanzen einbauen um Fehler im Wafer managen zu können.
Dafür müssen sie sich nicht mit den ganzen Problemen des Advanced Packaging herum plagen.
Die Leute die Cerebras gegründet haben, waren übrigens bei SeaMicro, das von AMD übernommen wurde
Ergänzung ()
catch 22 schrieb:
der Ansatz ist gut, aber ist das nicht auch irgendwie Augenwischerei mit den 600 x 600 mm² Silizium Platten?
Ich finde es schon brachial dass bei Herstellen von BSPDN mit 300 mm Wafer mit 10 bis 20 µm Dicke gearbeitet werden muss.
Ergänzung ()
Krik schrieb:
Du stellst dir das etwas zu einfach vor. Schau dir mal eine Doku zur Chip-Herstellung an. Die Waver sind teils monatelang in der Fabrik, ehe die Chips fertig sind.
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@ETI1120 Ja, dass keiner der grossen Player dazu bereit war, die "Entwicklungskosten" für 450mm Wafer aufzubringen, das habe ich vor längerer Zeit auch schon gelesen. Und tatsächlich klingt das für mich auch sehr schlüssig.
Dennoch spielt wohl die Spekulation über TSMC, dass sie Angst vor Intel und Samsung hatten, auch eine Rolle. Es muss mir ja keiner sagen, dass die die Mittel nicht hätten aufbringen können. Dass es sich auf lange Sicht (in ökonomischer wie auch ökologischer Hinsicht) ausgezahlt hätte, bestreitet ja auch niemand.
@Land_Kind Die Kosten sind in den letzten Dekaden aber nicht linear gestiegen. Schon der zeitliche Aufwand, die gigantischen Investitionen jemals wieder einzufahren stieg immer weiter. Das Risiko (falls es schief geht) stieg also immer weiter an, weil solange geht man ja in Vorleistung, und die explodierenden Kosten führten sowieso schon zu Verdrängung und Monopolisierung der Firmen, nur noch wenige konnten das stemmen - und selbst die ganz Großen sind nicht immun (wie man aktuell bei Intel sehen kann).
Für eine 450mm Fab hätten ALLE Tools neu bzw. um-entwickelt werden müssen. Die wirtschaftlichen Risiken stiegen wg. den Kosten extrem, insbesondere wenn die Fertiger also die Fab ohnehin nicht 100% überzeugt von diesem Weg sind. Risiken gibt es auch beim Prozess, denn u.a. alles was mit Uniformity (also Gleichmässigkeit) über die bei 450mm nun 2.25x-fache Wafer-Fläche zu tun hat, musste erstmal hinkriegen. Alles, egal ob Gas-/Flüssigkeits-/Vapor-Verteilungen, Schichtdicken, Temperaturen usw usw - nur so wird jeder Chip gleich und überhaupt funktionieren. Und selbst bei Prozessen, die bereits laufen, wäre das eine Challenge gewesen, die zu den eigentlichen technischen und logistischen Herausforderungen noch oben drauf gekommen wär. Aufwand - Nutzen- Risiko - schlussendlich hat man das Projekt deshalb beerdigt.
Dennoch spielt wohl die Spekulation über TSMC, dass sie Angst vor Intel und Samsung hatten, auch eine Rolle. Es muss mir ja keiner sagen, dass die die Mittel nicht hätten aufbringen können.
Die Geschichte mit der Angst vor Intel und Samsung beruht darauf, dass TSMC damals deutlich kleiner war als die Konkurrenten.
Shang-Yi Chiang hat seine Sicht der technologischen Entwicklung dem Computer History Museum. Es ist seine Sicht der Dinge, aus der Perspektive von TSMC.
Ich kann mir nicht vorstellen, dass Brian Krzanich bereit gewesen wäre viel zu investieren.
Und die chip manufacturing equipment manufacturers hatten wohl bei 300 mm keine guten Erfahrungen gemacht als sie in Vorleistung gegangen sind und das Equipment auf eigene Kosten entwickelt haben.
Land_Kind schrieb:
Dass es sich auf lange Sicht (in ökonomischer wie auch ökologischer Hinsicht) ausgezahlt hätte, bestreitet ja auch niemand.
Es geht hier ums Packaging der Dies und nicht um die Fertigung der Dies.
Die Dies selbst sind natürlich aus Silizium. Sowohl bei der Halbleiterfertigung und dem Packaging wird das Wort "Substrat" verwendet, aber es ist jeweils etwas anderes.
Ich finde es schon brachial dass bei Herstellen von BSPDN mit 300 mm Wafer mit 10 bis 20 µm Dicke gearbeitet werden muss.
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Zum Beispiel
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