News Micron arbeitet mit JEDEC an neuem Stacking-Standard

Naja Einsparen von Logik klingt vor allem nach Sparen und das wird im auch dafür sorgen, dass es im Desktop früher oder kommt.
 
In dem Fall ist wohl eine optimierung der Logik gemeint durch die weniger Logikbausteine benötigt werden.

Eine großartige Kosteneinsparung sollte dies nicht sein.
 
Nicht zwingend, da man das Problem ja dann Riegel-intern hat. Und zudem zwei Sorten an Chips braucht, was mehr Aufwand bedeutet als die doppelte Anzahl von einem universellen wie bisher.

Allerdings ist die Sache interessant, da man damit ggf. in einem künftigen Standard die doch recht breite Anbindung von Arbeitsspeicher (DDR3 hat ja 240 Pins, SO-DDR3 immerhin noch 204) reduzieren kann. Man sieht ja schon an SB-E mit der Aufteilung in Bänke links und rechts des CPU-Sockels, welche Probleme das macht. Und es sind ja nicht nur die vielen teuren Platinenlayer fürs Routing, es gibt ja auch ein Timingproblem (die Bank weiter außen hätte ja ohne Gegenmaßnahmen eine längere Signallaufzeit).

Gut, und bei den Latenzen müsste man halt schauen, ob gleicher Takt für Master- und Slavechip ausreichend ist. Wenn ja - alles super, aber wenn nein, muss man entweder mehr Saft für eine höhere Taktung rechnen, oder sich mit der dadurch erzeugten Latenzerhöhung anfreunden. Immerhin ists dank der kleinen Abmessungen möglich, die Teile intern mit bis zu sagen wir 10 GHz kommunizieren zu lassen, was über die lange Strecke CPU <-> DIMM ja physikalisch nicht machbar ist.
 
Zurück
Oben