perfekt!57
Commodore
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schnellere Timings als 2,0/3/3/7 für DDR400-Module im Grunde ein technischer Unsinn?
folgende für mich neue und sehr interessante ausführungen bzgl. timings gefunden:
http://www.hardtecs4u.com/reviews/2003/ddr400_roundup/index4.php
quote:
"Nehmen wir uns die RAS Active Precharge Time, kurz tRAS genannt oder aber als "Minimum Bank Open Time" bekannt. Während man auf Intel 865/875 Mainboards dort im BIOS lediglich die Auswahloption zwischen 5 und 8 Takten vorfindet, so kann man in manchen VIA- oder NVIDIA-basierenden Mainboards gar Takte von 3 vorfinden. Stellt sich die Frage, wer diesen Irrwitz bei heutigen Frequenzen von 200 MHz (übertaktet noch mehr) denn überhaupt erlaubt? Eine Faustregel, resultierend aus der bisherigen Speichertechnik besagt, dass die tRAS aus Speichersicht mindestens die Summe aus tCL und tRCD betragen muss. Dies würde bei einer CAS Latency von 2 Takten und einer tRCD von 2 Takten ein Minimum von 4 Takten ergeben. .....
Eine weitere Verkürzung dieser Latenz (tRAS) macht also keinen Sinn, da man lediglich die nächste Bank öffnen kann, nachdem der Lesevorgang beendet ist. Andernfalls werden die Daten beim laufenden Transfer beschädigt. In den meisten Fällen geschieht dies allerdings nicht - jedenfalls nicht, solange man in der gleichen Reihe (Row) des Speichers verbleibt. Sobald aber zufällige Daten angefordert werden, kommt es zu einer Einzelübertragung (single Burst) bei 4 oder 8 Quadwords (je nach Wahl der Burst Length). Der Controller kann eine Vorladung anordnen, nachdem der tRAS Vorgang beendet ist.
Im Falle von DDR-Speicher bei einer BL von 8 würde das bedeuten, dass die Bank geschlossen werden kann, noch bevor die zweiten 4 Quadwords in den Cache geladen wurden. Damit wird der Datentransfer unterbrochen. In diesem Fälle käme es nicht zum Systemabsturz oder zur Korruption der Daten, der Vorgang würde schlicht wiederholt. Das wiederum sollte erklären, warum in einigen Fällen (Benchmarks) Messungen mit z.B. 7 Takten tRAS schnellere Resultate ergeben können wie z.B. 5 Takte.
Dies wäre das Resultat, falls die tRAS Zeitspanne aus Sicht des Speichercontrollers zu kurz gewählt wurde. Wird sie aus Sicht des Speichers zu knapp gewählt, also kann dieser damit nicht mehr umgehen, würden Daten in unkontrollierter Weise geschrieben werden. Wir würden also gleich Systeminstabilitäten /-fehler erkennen. Gerade dies sollte hellhörig machen, denn viele Tuningfreunde werden solche Fälle, begonnen von abbrechenden Windowsinstallationen, über massive Fehlermeldungen oder Reboots des Systems oder schlicht Startverweigerungen des Systems schon erlebt haben.
Wir aus unserer Sicht empfehlen auf heutigen, performanten Plattformen mit FSB und Speicherfrequenzen von 200 MHz, die vom Speicherhersteller empfohlenen Timings, bei hochwertigen Modulen allerdings keine kürzeren Latenzen als 2-3-3-7, insbesondere auch darum, weil kürzere (stabile) Latenzen kaum noch mehr Leistung mit sich bringen."
das vollständige riview beginnt hier:
http://www.hardtecs4u.com/reviews/2003/ddr400_roundup/
p.
folgende für mich neue und sehr interessante ausführungen bzgl. timings gefunden:
http://www.hardtecs4u.com/reviews/2003/ddr400_roundup/index4.php
quote:
"Nehmen wir uns die RAS Active Precharge Time, kurz tRAS genannt oder aber als "Minimum Bank Open Time" bekannt. Während man auf Intel 865/875 Mainboards dort im BIOS lediglich die Auswahloption zwischen 5 und 8 Takten vorfindet, so kann man in manchen VIA- oder NVIDIA-basierenden Mainboards gar Takte von 3 vorfinden. Stellt sich die Frage, wer diesen Irrwitz bei heutigen Frequenzen von 200 MHz (übertaktet noch mehr) denn überhaupt erlaubt? Eine Faustregel, resultierend aus der bisherigen Speichertechnik besagt, dass die tRAS aus Speichersicht mindestens die Summe aus tCL und tRCD betragen muss. Dies würde bei einer CAS Latency von 2 Takten und einer tRCD von 2 Takten ein Minimum von 4 Takten ergeben. .....
Eine weitere Verkürzung dieser Latenz (tRAS) macht also keinen Sinn, da man lediglich die nächste Bank öffnen kann, nachdem der Lesevorgang beendet ist. Andernfalls werden die Daten beim laufenden Transfer beschädigt. In den meisten Fällen geschieht dies allerdings nicht - jedenfalls nicht, solange man in der gleichen Reihe (Row) des Speichers verbleibt. Sobald aber zufällige Daten angefordert werden, kommt es zu einer Einzelübertragung (single Burst) bei 4 oder 8 Quadwords (je nach Wahl der Burst Length). Der Controller kann eine Vorladung anordnen, nachdem der tRAS Vorgang beendet ist.
Im Falle von DDR-Speicher bei einer BL von 8 würde das bedeuten, dass die Bank geschlossen werden kann, noch bevor die zweiten 4 Quadwords in den Cache geladen wurden. Damit wird der Datentransfer unterbrochen. In diesem Fälle käme es nicht zum Systemabsturz oder zur Korruption der Daten, der Vorgang würde schlicht wiederholt. Das wiederum sollte erklären, warum in einigen Fällen (Benchmarks) Messungen mit z.B. 7 Takten tRAS schnellere Resultate ergeben können wie z.B. 5 Takte.
Dies wäre das Resultat, falls die tRAS Zeitspanne aus Sicht des Speichercontrollers zu kurz gewählt wurde. Wird sie aus Sicht des Speichers zu knapp gewählt, also kann dieser damit nicht mehr umgehen, würden Daten in unkontrollierter Weise geschrieben werden. Wir würden also gleich Systeminstabilitäten /-fehler erkennen. Gerade dies sollte hellhörig machen, denn viele Tuningfreunde werden solche Fälle, begonnen von abbrechenden Windowsinstallationen, über massive Fehlermeldungen oder Reboots des Systems oder schlicht Startverweigerungen des Systems schon erlebt haben.
Wir aus unserer Sicht empfehlen auf heutigen, performanten Plattformen mit FSB und Speicherfrequenzen von 200 MHz, die vom Speicherhersteller empfohlenen Timings, bei hochwertigen Modulen allerdings keine kürzeren Latenzen als 2-3-3-7, insbesondere auch darum, weil kürzere (stabile) Latenzen kaum noch mehr Leistung mit sich bringen."
das vollständige riview beginnt hier:
http://www.hardtecs4u.com/reviews/2003/ddr400_roundup/
p.
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