News TSMC CoPoS folgt auf CoWoS: Next-Gen-Packaging setzt auf 310 × 310 mm großes Substrat

[Volker]

Die Packaging-Größe für aktuelle Chips ist auch durch das Substrat beschränkt. Zukünftig könnte es mit CoPoS mehr als fünf Mal so groß werden. TSMC wird für den Nachfolger von CoWoS, das aktuell eine Größe von maximal 120 × 150 mm erreicht, auf bis zu 310 × 310 mm gehen. Nvidia wird vermutlich Erstkunde von CoPoS bei TSMC.

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[Rickmer]

Wird man damit dann auch Chips bauen können, die in direkte Konkurrenz mit der wafer scale engine gehen können?

 

[Volker]

Das Wafer Scale und auch System on Wafer ist halt nur für extrem kleine Nischen und kommt da bisher auch nicht raus. Es gibt da auch mehr als genügend Nachteile, kein Wunder also warum sie nun das bisher bekannte auf größeres Substrat umsetzen. Das wird eher dem Wafer Scale den Sarg zunageln könnte ich mir vorstellen, wenn man mit quasi nur 4 dieser neuen größeren Chips zusammen schon größer als ein Wafer Scale ist. Aber mal abwarten.

 

[Calid]

kann mor mal jemand verraten wie so ein riesen 30x30cm chip auf eine platine oder ein rack passt??

 

[Piak]

Spannend, mir scheint insgesamt will man mit mehr Fläche den mangelden Fortschritt bei der Fertigung ausgleichen. Früher hat man sich darauf konzentriert Leistungssteigerung durch Erhöhung der Transistordichte zu erreichen

 

[Convert]

Wo kommen den diese quadratischen "Panels" her?

Wenn wir bei Silizium bleiben, so wächst der Siliziumkristal nun mal rund und damit gibt es am Rand nun mal so oder so verschnitt, wenn man es quadratisch machen möchte.

Oder ist hier wirklich explizit von Glas-Panel die Rede? Kein Siliziuminterposer mehr?

 

[stefan92x]

kann mor mal jemand verraten wie so ein riesen 30x30cm chip auf eine platine oder ein rack passt??

In einem 19'' Gehäuse (also 50cm) passt ein 30cm breiter Chip problemlos rein. Großflächiger Kühlkörper drauf und die übliche Batterie Lüfter davor (wenn man nicht gleich mit Wasser kühlt) und schon sieht das von außen aus wie ein ganz normaler Server.

 

[Volker]

Japp. Zumal alle Boards, Kühler und die Infrastruktur heute eh immer Custom Build ist.
Nur das Rack ist noch halbwegs Norm

 

[Ranayna]

Ich hab vor Jahren mal ein Teardown einer alten IBM Mainframe CPU gesehen.
Meine Guete war das was voellig anderes als so eine 08/15 Standard CPU.
Die bestand aus einzelnen kleineren Chips im Raster angeordnet auf einem Keramiksubstrat. Jeder Chip hatte einen eigenen Metallzylinder zur Waermeabfuhr zum Gehaeuse, und das ganze Ding war wohl auch noch mit Oel gefuellt. Abmessungen des Moduls duerften irgendwo im Bereich von 25x25x5 Zentimeter gewesen sein.

Leider ich ich nur die CPU selber gesehen, was schon faszinierend genug war, aber nicht vom Rest des Systems, auch nicht wie die CPU mit dem Rest verbunden war.

Das waere naemlich eine Frage die sich mir da bei 30x30 Monster Chips irgendwo stellt. Wieviele Pins braucht so ein Ding ?
Das ganze Interfacing drumherum braucht in der Regel ja wesentlich mehr Platz als die CPU selber.

Wenn wir bei Silizium bleiben, so wächst der Siliziumkristal nun mal rund und damit gibt es am Rand nun mal so oder so verschnitt, wenn man es quadratisch machen möchte.

Den gleichen Gedanken hatte ich auch. Ich kann mir aber gut vorstellen dass erst der Kristall eckig geschnitten wird und dann erst die Wafer. Alleine durch die Reduktion der Flaeche koennte das schneiden der Wafer einfacher werden. Und den Verschnitt sollte man ja problemlos recyclen koennen.

 

[Calid]

den sockel will ich sehen. dagegen ist ja jeder epyc sockel eine MÜCKE

 

[ETI1120]

Wo kommen den diese quadratischen "Panels" her?

Die werden speziell aus Kunstoffbasis (Leiterplatte) oder Glas gefertigt. Darauf werden die Silizium Dies platziert.

Wenn wir bei Silizium bleiben, so wächst der Siliziumkristal nun mal rund und damit gibt es am Rand nun mal so oder so verschnitt, wenn man es quadratisch machen möchte.

Es geht hier nicht um mehr Silizium. Es geht darum in der nächsten Technologiestufe die Silizium Interposer zu ersetzen.

Oder ist hier wirklich explizit von Glas-Panel die Rede? Kein Siliziuminterposer mehr?

Silizium Interposer ermöglichen einen sehr feinen Pitch und sehr feine Liniendichte. Deshalb werden sie bei HBM benötigt.

Das Problem ist, dass sie mit Halbleitertechnologie hergestellt werden und deshalb ist es nicht trivial Interposer zu fertigen, die größer als das recticle Limit sind. Außerdem sind die 300 mm Waferdurchmesser eine harte Grenze. Was sich bei den aktuellen Größen der Interposer auch sehr negativ aus die Ausnutzung des Siliziums auswirkt.

Leiterplatten und Glas (z.B. für LCD) werden schon längst in größeren Dimensionen als sogenannte Panels gefertigt. Bei Leiterplatten ist die Herausforderung dass die klassische Technik zu groben Pitch und zu grobe Lininendichte bietet. Hier kommt Fanout ins spiel dass auch dünnen Kunstatofffolien einen deutlich feineren Pitch und Liniediechte als bei Leiterplatten ermöglich. Eines der Probleme bei Kunstoff ist die Verwindungssteifigkeit. Deshalb ist Verzug nicht zu verhindern, was bei feinen Pitches und großen Abmessungen ein Problem darstellt.

Hier ist ein Punkt wo Glas ins Spiel kommt. Es ist deutlich steifer und hat zudem eine Wärmeausdehnungskoeffizient der zwischen Silizium und Kunstoff liegt.

Der große Nachteil bei Glas ist das Bruchrisiko. Alleine schon das Aufteilen der Panels kann zum Ausgangspunkt für spätere Brüche werden.

Glas und Kunstoff haben bessere Elektrische Eigenschaften als Silizium. Sie sind also besser für längere Signalführungen als Silizium geeignet.

 

[BrollyLSSJ]

Dort war bereits von Größe von 600 × 600 mm die Rede, CoPoS geht also in eine ähnliche Richtung.

Fehlt da noch irgendwas? Also "von einer Größe von" oder "von Größen von bis zu" oder habe ich hier einen Denkfehler?

 

[ETI1120]

Natürlich "von Größen bis zu"

Das siehst Du auch im Bild.

 

[bensen]

Kein Siliziuminterposer mehr?

Siehe die Roadmap in der News. CoWoS-S ist am Ende.
Bei Blackwell setzt Nvidia noch beides ein. Die nächste wird wahrscheinlich ausschließlich CoWoS-L.

 

[lynx007]

Den gleichen Gedanken hatte ich auch. Ich kann mir aber gut vorstellen dass erst der Kristall eckig geschnitten wird und dann erst die Wafer. Alleine durch die Reduktion der Flaeche koennte das schneiden der Wafer einfacher werden. Und den Verschnitt sollte man ja problemlos recyclen koennen.

Less nochmal den Artikel. Es geht ums Substrat das aus ggf Glas hergestellt werden soll. Das hat ncihts mit dem ICs zu tun! die werden weiterhin aus dem Waffer geschnitten. Sehr umfangreiches Video zum Thema PLP, Glassubstrat, PLP usw

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