Ich gebe zu, dass es bzgl. Stapelei und Packaging weird geschrieben ist und die Patentskizze am meisten (eigentlich die einzige) Aussagekraft besitzt. X,Y,Z kann individuell sein, aber horizontal und vertikal sind ziemlich universell.
Es ist die Frage, ob es eine mögliche Chance oder ein notwendiger Weg ist, um eine Alternative zu HBM zu offerieren (Patentschutz). Die Vorteile sind mMn sehr vage und letztlich wird/hat ein Betriebswirt entscheiden/entschieden, ob sich der Packaging-Aufwand lohnt um die Chiplets aufrecht zu stellen, oder ob man mit der VIA-Länge an eine Grenze kommt (allg. Yield beim Stapeln). Thermisch und bzgl. Taktraten kann ich keine Vorteile sehen - eventuell kann die Bandbreite durch dichtere Kontakte an den Kanten besser sein als über die Fläche (falls VIAs nicht nur für Clock / Power genutzt werden sollten).
Ich weiß nicht, wie eine Layer mit DRAM-Zellen aufgebaut ist, aber hätte da eher Vorteile in der Litho gesehen, wie sie auch bei den letzten Intel-Fertigungen eingeführt wurden: wie Backside-Power-Delivery.
Es ist die Frage, ob es eine mögliche Chance oder ein notwendiger Weg ist, um eine Alternative zu HBM zu offerieren (Patentschutz). Die Vorteile sind mMn sehr vage und letztlich wird/hat ein Betriebswirt entscheiden/entschieden, ob sich der Packaging-Aufwand lohnt um die Chiplets aufrecht zu stellen, oder ob man mit der VIA-Länge an eine Grenze kommt (allg. Yield beim Stapeln). Thermisch und bzgl. Taktraten kann ich keine Vorteile sehen - eventuell kann die Bandbreite durch dichtere Kontakte an den Kanten besser sein als über die Fläche (falls VIAs nicht nur für Clock / Power genutzt werden sollten).
Ich weiß nicht, wie eine Layer mit DRAM-Zellen aufgebaut ist, aber hätte da eher Vorteile in der Litho gesehen, wie sie auch bei den letzten Intel-Fertigungen eingeführt wurden: wie Backside-Power-Delivery.
