News AMD Notebook-APU mit bis zu 22 Kernen: Neue Details zu Zen 6 „Medusa Point“ durchgestochen

[bensen]

Es kann nicht der Fire Range Nachfolger sein, da dieser auf Medusa Ridge beruhen müsste und 24 Zen 6 classic Kernen hätte. Und natürlich das FL1 Package verwendet.

Man kann damit einen Dragon range Nachfolger bauen. Man muss doch nicht für alle Ewigkeiten das gleiche Konzept weiter führen.

 

[ETI1120]

@bensen Man könnte sehr viel ...

Dragon Range und Fire Range sind Desktopprozessoren mit einem BGA anstatt AM5. Angeblich soll es neben dem Medusa Ridge (Ganite Ridge Nachfolger) auch Medusa Range (Fire Range Nachfolger) geben.

Im Tweet steht nun Mal eindeutig, dass das Medusa Point 1 (Strix Point Nachfolger) sein soll und eben nicht Medusa Range.

 

[bensen]

Wenn aber nun gleichzeitig schon 4+4 Kerne in den IOD wandern, sind das zwei völlig unterschiedliche Ansätgze mit ähnlichem Ziel. Man geht den riskanten Schritt, dass normale CCD um 50% zu vergrößern, was sicher nicht völlig durch den Shrink aufgefangen wird, packt aber gleichzeitig auch noch einen Haufen Kerne in den IOD.

Geh doch mal weg von deinem starren Korsett in dem du nur IO Die und CCD betrachtest, ohne irgend ein neues Konzept zu berücksichtigen.
Die APU hier ist fast 1:1 Krackan mit dem Interconnect für ein zusätzliches CCD.
Das CCD ist eh da für Desktop und Server.
Mit minimalen Aufwand hat man jetzt mehr Optionen.
Man kann damit andere Produkte ersetzen oder zusätzliche bringen, wer weiß das schon.
Sie werden aber sicherlich nicht noch zig weitere CCDs bringen, damit alles hübsch aussieht und deiner Logik entspricht.

Und nun soll man entweder 4+4+2+8CU oder 16 (12+4)+4+2+8C haben? Und dann muss man das tolle neue 12-Kern DIE auf 1/3 kastrieren, um 8+4+2 Kerne zu kriegen?

Wo ist das Problem? Man muss zum einen nicht auf Teufel komm raus jede Kombination anbieten und zum anderen gibt es eh Defekte und man wird Teil deaktivierte Chips haben.

Es sagt doch allein die Logik, dass die c-Kerne irgendwie schlechter sein müssen als die normalen Kerne, wenn sie bei Zen4 ~35% kleiner sind.

Ja, sie takten niedriger.

Ich will ja nicht die IGP abschaffen, sondern auf 2CU reduzieren wie im Desktop bzw. bei Fire Range. Die 8CU kosten schon ordentlich Platz und bringen bei Verwendung einer dGPU absolut garnichts.

Ja, verstehe ich. Bei nicht Verwendung einer dGPU bringt sie was. Ich verstehe dieses Schwarz-weiß denken nicht.

but the cache die area in Zen 4c cores is lower due to using denser SRAM and slower cache." Der IPC-Unterschied ist wohl nicht groß, aber vorhanden. Exakte Tests wird man dazu aber wohl kaum finden.

Ja der Cache kann dichter gepackt werden, wenn er nicht so hoch getaktet werden muss. Vollkommen logisch.
Chips and cheese haben es getestet. 4 cycle für den L1 und 14 für den L2. Gleich für Zen5 und Zen5c.
Wenn der IPC Unterschied so gering ist, dass man ihn nicht messen kann, dann ist er irrelevant.

Ich sehe deine Logik ein: Wenn die normalen Kerne ohnehin wegen des TDP-Limits nicht höher takten können als die Dense-Kerne, dann sind diese kein wesentlicher Nachteil. Nur, kann eine theoretische APU mit 8xZen5 bei 15/28W/35W wirklich nicht alle Kerne soviel höher takten, dass sie in 8-Kern Anwendungen schneller sind als Strix Point?

Das kann theoretisch möglich sein. Zumindest bei 35 Watt. Hawk Point benötigt laut CB Test 37 W für 4 GHz auf alle Kerne. Strix benötigt 33 W für 3.4 GHz auf 12 Kerne.
Bei 15 W wird es definitiv keinen Unterschied geben und bei 28 W ist er klein. Zudem ist man eben bei mehr als 8 Threads schneller.
Aber ja, mir gefällt das Strix Konzept auch nicht. Aber weniger auf Grund des Taktes, sondern viel mehr da man das ganze auf zwei CCX aufgeteilt hat und die 8 c-Kerne verdammt wenig L3 haben.

Die gibt es tatsächlich und ich frag mich, wie das geht. AMD hat AFAIK kein CNVio wie Intel, die WiFi-NICs von Realtek, Qualcomm und Mediatek müssten per PCIe x1 angebunden werden.

Entweder sind die SSDs (teilweise) nur mit x2 angebunden, da müsste man sich mal Tests anschauen oder es gibt noch ne weitere PCIe Lane, die AMD eben nicht als GPP angibt das sie in 99% aller Fälle für WiFi genutzt wird.

Verstehe nicht, wie Du das genau meinst. Was für einen PHY und welche weiteren Konfigurationen?

Der Interconnect für das CCD. Die Konfigurationen diskutieren wir seit einigen Posts.

Das ist aber bei Dragon/Fire Range der absolute Topausbau mit zwei CCD, von denen man eben leicht eines wegnehmen kann. Bei der hier kolportierten Kombination wären das nur die vollwertigen Kerne, dazu kämen noch vier Dens-Kerne und 2 LP-Kerne. Absoluter Overkill, viel zu viel unnötige Transistoren.

Und was ist dann der mögliche Dragon Range Nachfolger auf Desktop Basis mit 2x12 Kerne? Noch mehr Overkill und nicht granularer in der Konfiguration.

Und es sind ja eben nicht die kleinen Kerne, bei denen es nicht so schlimm ist, dass so viele Kerne bei niedriger TDP ohnehin nicht so hoch takten können, es sind die dicken, die eigentlich für hohen Takt gemacht sind. Das Konzept widerspricht sich also.

Das ist das gleiche Konzept wie bei Dragon Range bzw. dessen potentiellen Nachfolger.
Da hat man 16 oder dann 24 Big Cores. Wird man nicht alle bei >4 GHz betreiben können. Aber das ist nun mal das CCD welches nach bisherigen Informationen vorhanden ist.

S.o., wer will den bei einer 15W-CPU MT-Performance mit so vielen Kernen? Selbst bei 15W dürften 8xZen5 und erst recht Zen6 höher takten als 3,3GHz.

Siehe oben, ganz sicher nicht. Der nächste c-Core könnte auch mehr als 3.3 GHz mitmachen.
Natürlich braucht nicht jeder viele Kerne. Lunar Lake ist für viele Use Cases eine gute Lösung. Das Feld ist sehr sehr heterogen. Wenige hoch getaktete Kerne sind zumindestens abseits von Games fast nie die Lösung wenn die TDP arg begrenzt ist.

Was soll "und Co." sein? Das Modell soll Medusa Point heißen, was nach dem Nachfolger von Strix Point klingt,

In erster Linie mobile CPUs. Und du kommst mit der Nutzung als Granite Ridge Nachfolger an...

Das verstehe ich ja, dann macht aber dieser IOD mit schon recht vielen integrierten Kernen keinen Sinn.

Den hat man eh als Einstiegslösung (Krackan Nachfolger). Was wäre der Nutzen das ganze ohne CPU Kerne zu bringen, aber dann einen weiteren CCD fertigen zu müssen?

Ergänzung (19. Mai 2025)

Im Tweet steht nun Mal eindeutig, dass das Medusa Point 1 (Strix Point Nachfolger) sein soll und eben nicht Medusa Range.

Im Tweet steht eindeutig nicht, dass es weiterhin einen Medusa Range geben wird. Das sind alles Spekulationen. Es geisterten ja noch viele weitere Varianten rum, die in Summe nicht alle auf den Markt kommen werden, da es dann einfach zu viele Produkte sind, für einen viel zu kleinen Markt. AMD hat nicht so viel Marktanteil, dass man extrem viele Designs bräuchte.

Die beiden Produkte würden sich sehr stark überlappen.
Schau mal wie viele Dragon/Fire Range Produkte es auf Geizhals gibt. Fast alles ist dann als Gaming Notebook positioniert. Richtige Workstation kann selbst ein Schreiner an einer Hand abzählen.
Gaming Notebook würden alle auf diese Lösung hier setzen. Hauptsache ein volles CCD mit vielleicht sogar 3D$ drauf/drunter.

 

[ETI1120]

Im Tweet steht eindeutig nicht, dass es weiterhin einen Medusa Range geben wird.

• Aber es steht nun Mal in diesem Tweet, dass die genannte Konfigutation der Strix Point Nachfolger ist. Wie schätzt Du die Verkaufszahlen von Strix Point zu Fire Range ein? Ist es sinnvoll wenn AMD den Strix Point Nachfolger an die Konfiguration von Fire Range anlehnt?
• Aber das steht nun Mal in anderen Tweets in diesem Kontext. Außerdem ist wohl offensichtlich, dass es einen Nachfolger von Granite Ridge geben wird, oder?

Das sind alles Spekulationen.

Ganz genau. Und keiner weiß wie viel davon zutrifft. Und was noch fehlt.

Deshalb finde ich es extrem seltsam wie Du Dich reinwirfst, um die offensichtlichen Ungereimtheiten in diesen Spekulationen wegzudiskutieren.

Das alles geht auf MLID zurück, der hat in seinem Video wohl einiges erzählt und auch Bildmaterial gezeigt. Das Bildmaterial ist offensichtlich gefakt. Die üblichen Fakes von AMD sind bunt, diese hier sind grau in grau.

Und dann kann ich es nicht einordnen, dass die Silicon Gang unterstützende Tweets bei denen von MLID plaziert.

Die Kernfrage ist, kann AMD ein GCD kreieren oder nicht. Strix Halo wie Du zurecht anmerkst ist ein Hinweis dafür sein dass es eventuell gar nicht geht.

PS: Eigentlich gab es am Freitag ein viel interessanteres Leak von harukaze5719, dessen Twets auch oft als Artikel auf CB enden. Es waren Links auf 3 Foliensätze vom LPDDR6 Workshop der JEDEC vom April. Aber klar das hätte keine so lange Diskussionen provoziert.

 

[bensen]

Deshalb finde ich es extrem seltsam wie Du Dich reinwirfst, um die offensichtlichen Ungereimtheiten in diesen Spekulationen wegzudiskutieren.

Ach so, ich soll gar nicht diskutieren? Du hast natürlich Recht in allem was du sagst. Alles andere ist völlig abwegig.

 

[ETI1120]

@bensen Das habe ich so nicht gesagt. Ich habe auch nicht gesagt dass Du in allen Punkten Unrecht hast. Wie könnte ich das auch.

Aber wie gesagt der Kern der Sache ist, kann AMD einen GCD ableiten? Wenn es nicht gehen sollte, dann wird AMD sehr unschöne Kompromisse machen müssen. Auf der anderen Seite bekommt es Intel hin. Ist der Preis um es umzusetzen dass man eine Silizium Brücke oder einen Silizium Interposer braucht?

 

[PS828]

bis sich das manifestiert wie amn da was teilen kann udn was da für kerne rauskommen ist soweiso noch bisschen zeit. Aber der zuwachs der lesitungsfähigkeit wird sehr merklich sein.

Medusa point ist auch eine schöne blaupause für medusa Halo auf das ich dann mich einstellen werde

 

[RKCPU]

Apple hat auch nur wenige E-Core und die LP-Cores sind eher nur für nahezu Idle.
Mit 4x Zen 6 und 4x Zen 6 c hat man Performance und Mainstream im Griff.
Beim zusätzlichen DIE werden wohl die internen Zen 6 deaktiviert und nur 12* Zen 6 und 4* Zen 6c genutzt. Wäre das 12er DIE in 2nm hätte man auch trotzden gebremst Mehrverbrauch.

Sollte AMD beim unteren Verbindingschip auch N3E nutzen wären weitere CU machbar, also 8+8 CU oder 16 + 8 CU.

 

[ETI1120]

Apple hat auch nur wenige E-Core und die LP-Cores sind eher nur für nahezu Idle.

Die E-Cores von Apple sind etwas grundsätzlich anderes als die dense Cores von AMD. AFAIU haben die E-Cores bei Apple nur die Hälfte der Funktionseinheiten der Performance Cores.

Die dense Cores von AMD sind volle Kerne mit einem auf höhere Dichte und niedrige Power optimierten Physical Design. Dafür liegt der Sweet spot der Dense Cores bei einer erheblich niedrigeren Frequenz. Damit sind Sie für Server mit sehr vielen Kernen und für Notebooks prädestiniert. So wie AMD es umgesetzt hat, liegt der Sweet Spot der Dense Corees bei unter 2 GHz. Bei AMD haben die Hybrid Designs bisher ein Verhältnis von classic : dense von 1:1 oder 1:2.

Zu den LP-Cores gibt es bisher nichts offizielles, und nur Spekulationen.

E-Cores sind ein Auslaufmodell, da sie ineffizienter als P Cores sind. Sie sparen Fläche, was aber nichts bringt wenn es auf Effizienz ankommt. Im AnandTech Forum nannte jemand die E-Cores Cinebench Accelerators.

So wie Intel die LPE Cores verwendet ergibt es einen Sinn, da Intel sie im SoC Chiplet platziert damit im Niedrigst Last Betrieb die anderen Chiplets und die Kommunikation zu diesen Chiplets ausschalten kann.

Was bringen diese LP Kerne, wenn die normalen CPU-Kerne im selben Chiplet sitzen?
Wie will es AMD schaffen, dass der Scheduler des Betriebssystems die LP-Kerne richtig einsetzt?
Welche andere Anwendung haben diese Kerne?

MLID hat neulich eine ziemlich wilde Folie gezeigt die angeblich von AMD stammt. Darauf werden Dense, Classic, True Efficiency und Low Power Cores behandelt. Und ziemlich mysteriös geistert ein 3D Core herum. Die Folie suggeriert, dass der Dense Core in den Fokus der Entwicklung rückt, weil Dense Cores perfekt zu den Hauptzielen der weiteren CPU-Entwicklung Effizienz und IPC passen. Die Classic Cores sind eine Variante, die eine Teil der Effizienz zugunsten höherer Frequenz opfert. Fläche wird komischerweise bei classic und dense Core nicht erwähnt.

Mit 4x Zen 6 und 4x Zen 6 c hat man Performance und Mainstream im Griff.

Das ist die Einstiegskonfiguration. Damit hat man das Performance Segment auf keinen Fall im Griff. Sonst bräuchte AMD keinen Medusa Point 1.

Medusa point ist auch eine schöne blaupause für medusa Halo auf das ich dann mich einstellen werde

Du meinst das 12 Core CCD?

Viel interessanter wird IMO die GPU sein oder ob es noch Mal LPDDR5 wird oder schon LPDDR6 gibt. Bei LPDDR6 gäbe es ein 384 bit Speicherinterface.

 

[RKCPU]

@ETI1120
Mittelwelle - seit N3E - kann man sparsamere Transistoren und Power-Transistoren mischen.
Das sieht eher nach 3 und 5 GHz max. aus und Zen 6c bei 3 GHz dürfte kräftig Power haben.

Bei LP hat AMD viele Optionen, Rückgriff auf frühere Zen Generazionen. Das sind vielleicht nur Zen 3+ nativ mit Spardetails, wie beim Rembrandt?!
Dazu dann 2-1 FIN?

Das 12-Core Chiplett kommt vielleicht in 2nm mit 2-2 und 2-1 FIN, also 6 von 12 Cores würden etwa 10% langsamer takten aber immer noch über Zen 5. Zudem höhere IPC.