News AMD Notebook-APU mit bis zu 22 Kernen: Neue Details zu Zen 6 „Medusa Point“ durchgestochen

[RKCPU]

Hier wäre nun die Frage, ob tatsächlich das I/O-Tile von Meteor Lake übernommen wurde, wie oft kolportiert, oder ob dessen LPE-Kerne auch auf Skymont gewechselt sind und entsprechend mehr Aufgaben übernehmen können.]

Bei ARM bis Apple sind LP-Cores Präsenz, die sparsamsten bei Apple.

Da mobile Anwendungen umsatz- und renditestark sink, die OEM bis Kunden längere Betriebszeiten konorieren, liefern nun auch Intel und AMD solche Cores.

Man erinnere sich an den Intel Atom, ein altes Pentium II Design mit Upgrade SMT und 45nm Fertigung, damals wirklich phänomenal. Klar ewig langsam aber faszinierend die Laufzeit.
Den N455 Atom und den Celeron 1200 Tualatin-256, auch als AMD-Fan sage ich, geniale APU's/ CPU's.

 

[stefan92x]

Ich verstehe auch das Design von Strix Halo nicht. Ich hätte eigentlich erwartet, dass IOD und GCD getrennt sind. Aber es gibt offensichtlich Gründe warum AMD einen so teuren Die auflegt ansatt ihn in zwei Dies zu splitten.

Wenn man sich die Anordnung der LPDDR-Chips rund um die APU anschaut, dann bezweifle ich, dass eine Anbindung über nur einen IOD möglich gewesen wäre und rechne mindestens mit zwei (einen "Nord", einen "Süd").

So viel IO hat Strix Halo insgesamt auch nicht und für mich ist plausibel, dass bei diese Layout möglichst kurze Wege zum Speicher mehr wert sind als ein etwas kleinerer Die.

Eben weil Strix Halo Nische ist, kann es eben auch sinnvoller sein, ein einfacheres Design zu nutzen statt eines, was irgendwann die Produktionskosten senken könnte. Die Stückzahlen um das zu amortisieren, werden wohl nie erreicht.

 

[Tigerfox]

Das Konzept, aus dem IO-Die ne APU zu machen ist generell gar nicht mal so blöd. Aber mir sind das dann doch etwas zu viele CPU Kerne auf dem Die.

Doch, ist es. Wenn zu dem IOD die iGPU gehört, dann ist die nicht mehr flexibel. Die braucht aber wesentlich mehr Fläche als die bisherigen CCDs im mobilen Bereich.

Weil du 22 Kerne eh mit einer richtigen dGPU verheiraten wirst. Es gibt ja die Gerüchte über einen zweiten IOD mit RDNA4 und nur zwei Kernen um dann nur das hinzu zu bauen was es braucht, auch in Bezug auf Halo an CUs im großen Stil.

8CU sind noch zuviel für eine IGP, die dann in Verbindung mit dGPU genutzt werden soll.

Ergibt nur Sinn wenn eine weitere APU kommt mit größerer GPU.
Hier wird kleine APU und Fire Range ersetzt. Als Strix Nachfolger braucht es dann ne weitere APU.

S.o., 8CU sind noch viel zu viel für einen Fire Range-Ersatz, außerdem müsste man dafür auch viel mehr PCIe-Lanes und Gen5 bieten. Außerdem sprechen die Gerüchte von Medusa Point, was nach dem direkten Nachfolger von Strix Point und Hawek Point klingt.

Wenn es verschiedene IOD geben muss, um verschiedene Ansprüche zu befriedigen, dann ist durch die Integration von ein paar Cores und IGP inds IOD nichts gewonnen. Die vermuteten 12-Kern CCDs von Zen6 sind dafür auch nicht flexibel genug, man bräuchte viel kleinere CCDs, um mit je 4 goßen und 4 kleinen und 2 LP-cores im IOD vernünftig abzustufen.


Ne, der aktuelle Weg erscheint mir da sinnvoller. Ich werde nur mit dem BIG.little-Konzept nicht warm, ich hätte lieber wieder 8 vollwertige als 4 große und 8 kleine Kerne.

 

[Tharan]

@Tigerfox: Jein. Denn die APU an sich wird es ja auch ohne den CCD-Zubau geben und dann ist es bei 4-10 Kernen der Mittelwert zwischen den Ausführungen die es heute schon gibt und was üblich ist (4-12CUs). Und zur Not deaktiviert man halt noch welche, wenn es das brauchen würde bzw. in Sachen Office kann man die ggf. auch für etaige Beschleunigungen ggf. nutzen.

 

[Tigerfox]

@Tharan : Nein, das IOD, wie es hier beschrieben wird, entspricht 1:1 der aktuellen Krakan-APU, nur mit Zen6 und 2 LP-Cores.
Welchen Sinn sollte es machen, da eine 12-Kern CCD dranzuklatschen, um dann wieder zu kürzen? Ein 4-Kern CCD würde ich verstehen, oder noch eine 4+4, aber nicht 12 Kerne, die dann wieder gekürzt werden. Und die IGP ist wie gesagt mit 8CU zu groß, um unwichtig zu sein, aber zu klein, um leistungsfähig zu sein, und kann nicht flexibel erweitert werden.
IMHO absoluter Mumpitz. Packt die LP-Cores und von mir aus 4 Zen6c-Cores in den IOD, aber die vollwertigen Kerne flexibel zu gestalten funktionert nicht mit nur einem 12 Kern CCD und die IGP muss mindestens wieder 16CUs im Vollausbau haben, oder weiterhin nur 2-4.

 

[bensen]

Doch, ist es. Wenn zu dem IOD die iGPU gehört, dann ist die nicht mehr flexibel. Die braucht aber wesentlich mehr Fläche als die bisherigen CCDs im mobilen Bereich. 8CU sind noch zuviel für eine IGP, die dann in Verbindung mit dGPU genutzt werden soll.

Die Sache ist halt, dass im mobile der Großteil der CPUs mit IGP verkauft werden.

S.o., 8CU sind noch viel zu viel für einen Fire Range-Ersatz, außerdem müsste man dafür auch viel mehr PCIe-Lanes und Gen5 bieten.

Wozu mehr PCIe-Lanes. 8 für die GPU langt. Und wie viele fire Range verkauft AMD im Vergleich zu Strix und Krackan? Dann wird es ganz schnell irrelevant ob da ein paar CU "zu viel" sind.

Außerdem sprechen die Gerüchte von Medusa Point, was nach dem direkten Nachfolger von Strix Point und Hawek Point klingt.

Kann durchaus sein, dass man den Bedarf einer "großen" IGP nicht mehr sieht, da man ja noch was drüber hat.

Wenn es verschiedene IOD geben muss, um verschiedene Ansprüche zu befriedigen, dann ist durch die Integration von ein paar Cores und IGP inds IOD nichts gewonnen.

Anscheinend hat AMD ein Problem damit, die GPU und IO zu trennen. Keine Ahnung warum das so ist, wahrscheinlich Bandbreite zwischen GPU und Speichercontroller, die man nicht off-Die haben will. Ist ja bei Strix Halo schon genau so.

Die vermuteten 12-Kern CCDs von Zen6 sind dafür auch nicht flexibel genug, man bräuchte viel kleinere CCDs, um mit je 4 goßen und 4 kleinen und 2 LP-cores im IOD vernünftig abzustufen.

Da ist flexibel genug. Es macht keinen Sinn, mini CPU Chiplet zu designen, die man sonst nirgends gebrauchen kann. Zudem sollen die LP cores ja gerade nicht auf den CCD.

Ne, der aktuelle Weg erscheint mir da sinnvoller.

Der da wäre? Ineffizienter Desktop IO-Die mit mäßig IO die man im Notebook nicht braucht?

Ich werde nur mit dem BIG.little-Konzept nicht warm, ich hätte lieber wieder 8 vollwertige als 4 große und 8 kleine Kerne.

Da sind ja 8 vollwertige Kerne. Die takten nur unterschiedlich hoch. Aber bei TDP von 35 W kann man 8 Kerne eh nicht auf 5 GHz bringen. Im mobile braucht man nicht viele normale Kerne.

Ich finde diese Konfiguration auch merkwürdig. Es kann aber durchaus möglich sein, dass für AMD diese Kompromisse das kleinere Übel sind. Sie haben halt nicht so sehr viel Volumen und müssen Teile wiederverweten.

 

[Tharan]

IMHO absoluter Mumpitz. Packt die LP-Cores und von mir aus 4 Zen6c-Cores in den IOD, aber die vollwertigen Kerne flexibel zu gestalten funktionert nicht mit nur einem 12 Kern CCD und die IGP muss mindestens wieder 16CUs im Vollausbau haben, oder weiterhin nur 2-4.

Naja, wie schonmal geschrieben soll es ja zwei IOD-Varianten in zwei verschiedenen Fertigungsprozessen geben. Wir sind allgemein hier viel zu früh um da ansatzweise sagen zu können welche Gerüchte stimmen und welche nicht, aber das hier würde dann ja eher der "Office"-IOD werden, für alle APUs mit dGPU bzw. wenig GPU-Anspruch.
Und dann kommt noch eine mit RDNA4-Ausbau, weil die Gerüchte ja auch von zwei verschiedenen RDNA-Generationen sprechen, die dann eben in Richtung Halo bzw. mehr GPU-Leistung ohne dGPU gehen. Und genau für reine Arbeitstiere spricht ja absolut nichts dagegen dann bei Bedarf einen normalen zzweiten CCD nur mit normalen CPU-Kernen anzukleben.

 

[Tigerfox]

Die Sache ist halt, dass im mobile der Großteil der CPUs mit IGP verkauft werden.

Nur ist aber, wie gesagt, die IGP in diesem IOD mit nur 8CUs RDNA3.5 zu schwach, um Strix Point zu beerben, aber unnötig groß für alles andere. Zu einem Nachfolger von Krakan passt es auch nicht, wenn direkt so viele Cores draufgeklatscht werden.

Wozu mehr PCIe-Lanes. 8 für die GPU langt. Und wie viele fire Range verkauft AMD im Vergleich zu Strix und Krackan? Dann wird es ganz schnell irrelevant ob da ein paar CU "zu viel" sind.

Gerade im mobilen Bereich werden moderne Lanes zunehmend wichtig, siehe den Test der 5060Ti mit PCIe5.0x8 vs 4.0x8. Wenn dann noch zwei SSD und mindestens WiFi, gerne noch LAN, WWAN und ein Kartenleser angebunden werden sollen, sind die aktuell 16 Lanes Gen4 von Krakan/Strix Point einfach zu wenig.

Kann durchaus sein, dass man den Bedarf einer "großen" IGP nicht mehr sieht, da man ja noch was drüber hat.

Was soll man denn darüber haben? Ein Strix Halo-Nachfolger wird weiterhin keine 15-28W APUs ersetzen oder gar in Handhelds verbaut werden. Man könnte da imho eher über eine APU mit nur 8 vollwertigen Kernen und noch größerer IGP nachdenken.

Anscheinend hat AMD ein Problem damit, die GPU und IO zu trennen. Keine Ahnung warum das so ist, wahrscheinlich Bandbreite zwischen GPU und Speichercontroller, die man nicht off-Die haben will.

Das ist vollkommen logisch, da hab ich mich falsch ausgedrückt. Wenn überhaupt IGP, dann muss die natürlich in den IOD zum Speichercontroller. Aber dann braucht man für eine größere IGP auch einen anderen IOD.

Da ist flexibel genug. Es macht keinen Sinn, mini CPU Chiplet zu designen, die man sonst nirgends gebrauchen kann. Zudem sollen die LP cores ja gerade nicht auf den CCD.

Die LP-Cores können gerne in den IOD statt ins CCD, wenn es in allen Konfigurationen nur 2 davon geben soll. Aber je 4 große und 4 kleine Kerne und nur einen großen 12-Kern CCD als Modul halte ich für viel zu unflexibel, weil einfach schon 16 vollwertige Kerne extrem viel sind gegenüber jetzt. Das ist dann schon eine sehr große APU und 16 Kerne sind für vieles schon total übertrieben, dazu dann nochmal 4 kleine Kerne, die im Vergleich total unwichtig sind. Kleine Kerne ergeben nur sinnd, weil sie auf gleicher Fläche mehr Kerne bieten als große.

Der da wäre? Ineffizienter Desktop IO-Die mit mäßig IO die man im Notebook nicht braucht?

Meinst Du massig, nicht mäßig? Großartig übertrieben ist der Desktop-IOD für solche Notebooks nichts. Gen5x16 für die GPU, 2xGen5x4 für SSD und noch 4 Lanes für WiFi, LAN, WWAN und Kartenleser. SATA wird ja wohl nicht mehr verbaut. Sind genau 8 Lanes mehr als bisher bis Hawk Point, nur Strix Point hat nun nochmal 4 weniger. Der IOD müsste nur moderner gefertigt werden uns USB4 erhalten.

Da sind ja 8 vollwertige Kerne. Die takten nur unterschiedlich hoch. Aber bei TDP von 35 W kann man 8 Kerne eh nicht auf 5 GHz bringen. Im mobile braucht man nicht viele normale Kerne.

Nein, die c-Kerne haben auch langsameren und dadurch weniger Fläche verbrauchenderen Cache, dadurch sind sie deutlich kleiner trotz gleicher Cachegröße. Und sie takten wirklich erheblich niedriger, über 1GHz weniger. 8 Kerne hat bei AMD bisher bei 15-28/35/45W immer ganz gut geklappt.
8 Kerne sind für Games immer noch das Maß der Dinge, viele andere Anwendungen brauchen noch weniger und nur wenige, professionelle Anwendungen können von mehr profitieren. Hier wird nun die ganze Zeit versucht, dieses Konstrukt mehr in Richtung Fire Range-Nachfolger zu drücken, also wären hier 8 vollwertige Kerne besser. Und wenn die nicht alle bis 5GHz+ takten können, dann ist z.B. 8x4,4-4,7GHz immer noch besser als 4x5,1 + 8x3,3GHz.

aber das hier würde dann ja eher der "Office"-IOD werden, für alle APUs mit dGPU bzw. wenig GPU-Anspruch.

Office-APU? APU mit dGPU? Was soll das bitte sein? Der einzige Grund, momentan einen Ryzen 8300G statt eines 7400F für einen Office-PC zu verwenden, ist der nierigere (Idle-)Verbrauch durch das monolithische Konzept, was bei diesem Konzept entfiele. Eine APU mit dGPU macht genau null Sinn, das wird bei Notebooks bei AMD auch sehr selten gemacht und wenn, dann nur, weil es ohne große IGP eben nur Dragon/Fire Range mit 55W+ gibt und darunter nur APUs.
Entweder ich möchte mit der IGP zocken, dann brauche ich 8 Kerne und möglichst viele CUs. Dahingehend war schon Strix Point ein Kompromiß für MT-Leistung. Oder ich will nur Office, Internet und Video machen, dann ist es ziemlich egal, wieviele CUs die IGP hat. Oder ich will richtig zocken, dann führt kein Weg an einer dGPU vorbei. Auch Strix Halo ist nicht vornehmlich zum Zocken gedacht, da ist es auch nicht besonders gut für geeignet (8 Kerne mit einer größeren dGPU wären immer noch besser als 16 Kerne und 40CUs), sondern für Anwendungen, die von dem großen gemeinsamen Speicher profitieren.

Und genau für reine Arbeitstiere spricht ja absolut nichts dagegen dann bei Bedarf einen normalen zzweiten CCD nur mit normalen CPU-Kernen anzukleben.

Da weiss ich jetzt nicht, was mir "reinen Arbeitstieren" gemeint ist. Für Office, Internet und Video ist die 4+4+2+8CU-Konfiguration schon mehr als genug, Anwendungen mit viel MT freuen sich sicher über 16+4+2, können aber mit den 8CUs auch nichts anfangen und würden noch mehr von z.B. 8+16+2+2CU oder sogar 4+24+2+2CU profitieren.

 

[Winder]

Da weiss ich jetzt nicht, was mir "reinen Arbeitstieren" gemeint ist. Für Office, Internet und Video ist die 4+4+2+8CU-Konfiguration schon mehr als genug, Anwendungen mit viel MT freuen sich sicher über 16+4+2, können aber mit den 8CUs auch nichts anfangen und würden noch mehr von z.B. 8+16+2+2CU oder sogar 4+24+2+2CU profitieren.

4+4+2+8CU-Konfiguration ist doch gut für günstige Notebooks.

Und das das CCD 12 Kerne hat, liegt halt daran dass dies das Standard Chiplet von Zen 6 ist. Wer im Notebook eine leistungsfähige dGPU einsetzen will, bekommt hier mehr als genug Kerne. Das ist ein kleiner Markt, AMD kann nicht für jeden Fall einen eigenen Prozessor entwickeln. Natürlich verschwendet man hier Silizium, aber dafür spart man sich hunderte Millionen für die Entwicklung eines weiteren Chip.

 

[Tigerfox]

Natürlich verschwendet man hier Silizium, aber dafür spart man sich hunderte Millionen für die Entwicklung eines weiteren Chip.

Nein, tut man nicht, denn dieses IOD kann man weder für einen Nachfolger von Strix Halo verwenden, noch für die Desktop-CPUs. Wenn dort IGP und PCIe-Lanes drinn stecken, kann man einfach kein IOD entwickeln, das für günstige APUs, leistungsfähige APUs und Desktop-CPUs gleichzeitig geeignet ist. Für alle drei braucht man eigene IODs, sonst muss man immer Kompromisse eingehen, die das ganze sinnlos machen.

Soll dieser IOD für günstige APUs als Ersatz für Krakan dienen, kann er bestimmt nicht 28xPCIe5.0 liefern, was für Desktop-CPUs aber das mindeste wäre.
Für einen Strix Point-Nachfolger ist die IGP einfach zu schwach.

Ein IOD mit 16CU+ RDNA4 ist aber für den Desktop auch völlig übertrieben, unnötig teuer und verschwendet wertvollen Platz.

Aber abseits von DTRs sind im mobilen Bereich auch 28xPCIe5.0 völlig übertrieben, unnötig teuer und verschwenden Platz. Es passt also vorne und hinten nicht.

Und ein 12-Kern CCD irgendwo dranzuklatschen, wo schon Kerne vorhanden sind, ist auch völlig sinnlos, das ergibt für jeden Anwendungsbereich zu viele normale Kerne, außer da, wo man dann auch gerne zwei solche CCDs dranklatschen kann. Da braucht es dann aber auch keine Kerne im IOD.

 

[ETI1120]

Uff, die zwei Sätze sind aber arg dünn.

Das ist doch bei Leaks über Twitter nichts besonderes.

Hier ist das Problem dass der Hinweis auf die Quelle der Info fehlt.
Was aber bei HXL @9550pro üblich ist. Zudem hat HXL @9550pro eine bescheidene Trefferquote.

Die Entwicklungskosten einer APU und auch die Optimierung der Anordnung der Blöcke kostet Millionen.

Sorry, das ist doch Bla Bla. Ein unausgegorenes Line Up kostet im Endeffekt viel mehr.

Es ist offensichtlich, dass man mit diesen 2 Dies alleine kein sinnvolles Line Up hinbekommt:
16C + 4D
14C + 4D
12C + 4D
4C + 4D

Wenn das 12 Kern CCD wie Strix Point 4D + 8C wäre, würde das schon mehr Sinn ergeben:
8C + 12D
8C + 8D
4C + 8D

grau = teildeaktiviert

https://www.anandtech.com/show/1883...n-schedule-n3p-n3x-deliver-five-percent-gains

AMD muss beim Client Zen 6 Chiplet auf Kosten, Kapazität TSMC und Strombedarf - für Mobillnutzung - achten.

Es geht beim Chipdesign um das optimale PPAC für das Produkt. So war es schon immer und so wird es auf absehbare Zeit weitergehen.

Die Anforderung PPAC zu optimieren ist bei Zen 6 nicht Neues. Bei AMD sind in den letzten Jahren die verfügbaren Ressourcen und Budgets stark angestiegen. Das sieht man daran dass AMD mehr Dies auflegt. Das sieht man daran, dass sich AMD den Luxus geleistet hat, Strix Halo aufzulegen.

Es gibt 3 Varianten des Zen 5 CCDs. Klar das CCX ist bei allen 3 Varianten gleich, aber eine andere Metallisierung für den X3D oder das Ersetzen der Infinity Fabric PHY inklusive einer anderen Metallisierung beim CCD für Strix Halo erfordern trotzdem Aufwand. Bei der Fertigungsplanung müssen 3 verschiedene Wafer berücksichtigt werden.

Auch in N3E und mittleres 2-2 FIN reicht der Zuwachs vs. Zen 5, zumal ja plus 50% an Cores vorliegen.

30 % höhere Chip Density reichen nicht um 50 % mehr Cores und 50 % mehr L3-Cache zu kompensieren.

Die fehlende Skalierung bei SRAM könnte ein Grund sein dass AMD beim Zen 5 classic CCD auf N3E verzichtet hat. Dass das SRAM zu N2 wieder skaliert könnte ein Grund sein dass AMD mit dem Zen 6 classic CCD vielleicht N3 überspringt und gleich zu N2 geht.

Beim Zen 6 dense CCD geistern 32 Kerne und 128 MByte L3 Cache herum. Die doppelte Anzahl der Kerne und der 4-fache L3-Cache lassen sich nicht mit der Skalierung von N3E zu N2 kompensieren. Wenn die Zahlen tatsächlich stimmen, müssen diese CCDs im Vergleich zu den aktuellen erheblich größer werden.

Nur weil jemand irgendwelche Daten eines CCD aufgeschnappt hat, müssen es nicht die Daten des Zen 6 classic CCDs sein. Es besteht auch die Möglichkeit dass AMD mehrere Zen 6 classic CCDs auflegt. Es gibt einige Leute die behaupten AMD verwendet bei Zen 6 im Client und im Server jeweils andere CCDs. Wenn AMD APUs aus Chiplets aufbaut, ergäbe es Sinn, wenn AMD ein Zen 6 hybrid CCD auflegen würde.

N4C bietet eine Fülle an Optionen, Fortschritt vs. 6nm IMO.
https://www.anandtech.com/show/21371/tsmc-preps-lower-cost-4nm-n4c-process-for-2025

Das was TSMC bisher zu N4C erzählt ist seltsam vage. Was sollen die 8,5 % Kostensenkung, wenn man sonst immer die Dichtesteigerung angegeben hat? Nichts zu Performance oder zu Power. In der Tat ein würdiger Nachfolger von N6.

Bei den APUs ist IMO die interessante Frage, ob es für AMD möglich sein wird, ein GCD als neuen Baustein zu kreieren. Oder muss die Grafik immer im IOD sitzen?

Wenn man sich die Anordnung der LPDDR-Chips rund um die APU anschaut, dann bezweifle ich, dass eine Anbindung über nur einen IOD möglich gewesen wäre und rechne mindestens mit zwei (einen "Nord", einen "Süd").

Guter Punkt, aber wenn Nord die Richtung zu den CCDs und den 4 Packages in Reihe ist, dann haben wir Ost und West.

Wenn ich mir das Chiplet Design von Zen 2 ff anschaue, dann ist der doppelte Ringbus im IOD die Kern des ganzen. MLID hat im letzten Herbst behauptet der IOD von Zen 6 wäre modular. Er hat dann eine Konfiguration gezeigt in der der Ringbus über das Package geführt wird. Es gefällt mir überhaupt nicht, aber ich habe auch keine Grund gefunden warum es unmöglich sein sollte. Aber modular kann auch anders gedeutet werden. Indem man SoC Funktionen und IO PHY trennt.

So viel IO hat Strix Halo insgesamt auch nicht und für mich ist plausibel, dass bei diese Layout möglichst kurze Wege zum Speicher mehr wert sind als ein etwas kleinerer Die.

Ebenfalls ein guter Punkt.

Eben weil Strix Halo Nische ist, kann es eben auch sinnvoller sein, ein einfacheres Design zu nutzen statt eines, was irgendwann die Produktionskosten senken könnte. Die Stückzahlen um das zu amortisieren, werden wohl nie erreicht.

Strix Halo ist nun Mal ein Halo Projekt mit dem AMD ein Zeichen setzten wollte. Auf dem Stand der vorliegenden Informationen halte ich es außerdem für möglich, dass das ein Testlauf für das Packaging von Zen 6 ist.

Man kann sich weitere Gründe überlegen warum bei Strix Halo die fette iGPU im IOD sitzt. Wenn wir das komplette Line Up von Zen 6 kennen, können wir es besser abschätzen.

Auf was ich grundsätzlich raus will: Aus einem Baukasten in denen den Bausteine klare Funktionen zugeordnet sind, kann man viel mehr sinnvolle Kombinationen ableiten, als aus einem Baukasten, dessen Bausteine jeweils viele komplexe Funktionen haben.

Man muss sich nur Mal anschauen was AMD bei Zen 2 und Zen 3 aus drei Dies an SKUs abgeleitet hat. Bei Zen 4 kam ein vierter Die hinzu und die Anzahl der SKUs ist nochmal deutlich gewachsen. Hier jubeln sie weil man eine APU als IOD verwendet und diese mit mit einem weiteren Die kombinieren kann. Das sind zwei Dies und zwei Basis SKUs. Wow

Der Grund warum ich mich Frage, ob ein GCD möglich ist:

Aus US20250086515A1 Direct-connected machine learning accelerator

Eine GPU und ein ML Accelerator sind jetzt ja nicht so grundsätzlich verschieden, ...

Aber nein im Client wird AMD kein sündhaft teures HBM bringen. Da werden wir uns mit dem billigeren und sparsameren LPDDR6 begnügen müssen.

"Direct-connected machine learning accelerator" hat AMD 2020 erstmals in einem Patentantrag eingereicht, nachdem das Patent zugeteilt wurde hat AMD einen neuen Patentantrag mit denselben Zeichnungen und Erklärungen aber mit neuen Claims eingereicht.

Wenn ich mir die Ports des infinity Fabrics von Phoenix anschaue, dann nehme ich a dass der Accelerator Port einfach nur eine bereitere Anbindung (mehrere Ports) an den zentralen Ring Bus ist.

Aus: Hot Chip 2023 / Day1 CPU2 AMD Ryzen 7040 series

 

[Winder]

Nein, tut man nicht, denn dieses IOD kann man weder für einen Nachfolger von Strix Halo verwenden, noch für die Desktop-CPUs. Wenn dort IGP und PCIe-Lanes drinn stecken, kann man einfach kein IOD entwickeln, das für günstige APUs, leistungsfähige APUs und Desktop-CPUs gleichzeitig geeignet ist. Für alle drei braucht man eigene IODs, sonst muss man immer Kompromisse eingehen, die das ganze sinnlos machen.

Und?

Das ist eine günstige APU für den mobilen Massenmarkt.
Eine leistungsfähige APU braucht immer einen eigenen Chip, da sonst das Speicherinterface zu klein ist.
Und für den Desktop braucht man halt ein eigenes IOD, ist doch jetzt auch so.

Der mobile Massenmarkt ist nun mal der größte und wichtigste Markt für die Hersteller. Dort kann man nicht mit Standard Desktop Hardware aufkreuzen und den Notebook Akku leer saugen.

Mit dem extra CCD hat man sogar mehr Kerne als heute im Desktop. Eine gute Lösung um es mit einem externen Grafik-Chip (+200W) zu kombinieren. Sonst verliert man noch Benchmarks gegen Intel bei den Gaming Notebooks.
Und der Idle Verbrauch wird deutlich besser sein, als wenn man das Desktop IOD verwendet hätte.


Edit: für mich sieht das nach einem Nachfolger für Kraken Point und Fire Range aus.
Strix Point wird wohl einen anderen Nachfolger bekommen.

 

[bensen]

Nur ist aber, wie gesagt, die IGP in diesem IOD mit nur 8CUs RDNA3.5 zu schwach, um Strix Point zu beerben, aber unnötig groß für alles andere. Zu einem Nachfolger von Krakan passt es auch nicht, wenn direkt so viele Cores draufgeklatscht werden.

Es sind genau so viele Kerne und CU wie Krackan. Also passt es wunderbar als Nachfolger. Es kann zusätzlich ein weiteres CCD drangehängt werden für mehr CPU Power. Man kann damit Dragon Range ersetzen.

Gerade im mobilen Bereich werden moderne Lanes zunehmend wichtig, siehe den Test der 5060Ti mit PCIe5.0x8 vs 4.0x8. Wenn dann noch zwei SSD und mindestens WiFi, gerne noch LAN, WWAN und ein Kartenleser angebunden werden sollen, sind die aktuell 16 Lanes Gen4 von Krakan/Strix Point einfach zu wenig.

GPU und zwei SSDs sind 16 Lanes. Sind doch vorhanden. Bei der nächsten Gen eben 5.0, wo ist as Problem?
Die 5060Ti kommt mit 4.0 gut klar. Sie kommt nur nicht mit 8 GB klar.

WWAN und Kartenleser werden über USB angeschlossen.

Was soll man denn darüber haben? Ein Strix Halo-Nachfolger wird weiterhin keine 15-28W APUs ersetzen oder gar in Handhelds verbaut werden.

Ja, man hat Halo und wenn man meint was dazwischen zu brauchen, gibt's eben noch einen Strix Nachfolger.
Sind dann genau so viele Dies wie bisher. Sehe irgendwie nicht sein Problem.

Aber je 4 große und 4 kleine Kerne und nur einen großen 12-Kern CCD als Modul halte ich für viel zu unflexibel, weil einfach schon 16 vollwertige Kerne extrem viel sind gegenüber jetzt.

Genau so viele wie Dragon Range.

Das ist dann schon eine sehr große APU und 16 Kerne sind für vieles schon total übertrieben, dazu dann nochmal 4 kleine Kerne, die im Vergleich total unwichtig sind. Kleine Kerne ergeben nur sinnd, weil sie auf gleicher Fläche mehr Kerne bieten als große.

Und du glaubst, du kannst 20 Kerne mit 4-5 GHz bei 65 W laufen lassen?

Meinst Du massig, nicht mäßig? Großartig übertrieben ist der Desktop-IOD für solche Notebooks nichts. Gen5x16 für die GPU, 2xGen5x4 für SSD und noch 4 Lanes für WiFi, LAN, WWAN und Kartenleser. SATA wird ja wohl nicht mehr verbaut.

Die GPU braucht keine 16 lanes und schwupps, ist alles im Überfluss vorhanden. Rest siehe oben.

Nein, die c-Kerne haben auch langsameren und dadurch weniger Fläche verbrauchenderen Cache, dadurch sind sie deutlich kleiner trotz gleicher Cachegröße.

Der Cache taktet mit Coreclock, natürlich ist der langsamer.

8 Kerne sind für Games immer noch das Maß der Dinge, viele andere Anwendungen brauchen noch weniger und nur wenige, professionelle Anwendungen können von mehr profitieren.

Strix und Krackan haben nur 4 normale Kerne. Scheint AMD als vernünftige Lösung zu sehen. Und bei der nächsten Generation ist es auf einmal ein Problem?

Hier wird nun die ganze Zeit versucht, dieses Konstrukt mehr in Richtung Fire Range-Nachfolger zu drücken, also wären hier 8 vollwertige Kerne besser. Und wenn die nicht alle bis 5GHz+ takten können, dann ist z.B. 8x4,4-4,7GHz immer noch besser als 4x5,1 + 8x3,3GHz.

Es sind 20 Kerne und nicht 8 als Dragon Range Nachfolger!

Ergänzung (18. Mai 2025)

Das was TSMC bisher zu N4C erzählt ist seltsam vage. Was sollen die 8,5 % Kostensenkung, wenn man sonst immer die Dichtesteigerung angegeben hat?

Kostensenkung erreicht man ja nicht nur durch ne höhere Dichte. Weniger Verfahrensschritte/Masken etc.

 

[Tigerfox]

Es sind genau so viele Kerne und CU wie Krackan. Also passt es wunderbar als Nachfolger.

Ja, aber es ist sinnlos, da noch 12 Kerne dranklatschen zu wollen.

Man kann damit Dragon Range ersetzen.

Nicht sinnvoll. Wenn es tatsächlich nur ein 12-Kern CCD gibt, hat man nur eine Konfiguration mit 20+4+2+8CU. Die ist schon unnötig groß, die 4 Zen6c-Kerne bringen im Einsatzgebiet von Dragon Range kaum was bis gar nichts, die GPU frisst unnötig Platz, ohne dass die Leistung für irgendwas gut wäre.

GPU und zwei SSDs sind 16 Lanes. Sind doch vorhanden. [...]
WWAN und Kartenleser werden über USB angeschlossen.

Ok, selbst Intel hat bisher bei den H-SKUs maximal Gen4 oder 5x8 und auch nicht Gen4x16. Aber bei 16 Lanes, wie aktuell bei Krakan und Strix Point, bleiben bei dGPU und 2xSSD eben keine Lanes für WiFi und ggd. LAN übrig. WWAN und Kartenleser ist immer nur USB?
WiFi muss ja nun absolut immer sein, 16 Lanes reicht also nicht für dGPU und 2xSSD.

Ja, man hat Halo und wenn man meint was dazwischen zu brauchen, gibt's eben noch einen Strix Nachfolger.
Sind dann genau so viele Dies wie bisher. Sehe irgendwie nicht sein Problem.

Aber auch nicht den Vorteil. Chiplet-Design hat Nachteile und wurde deshalb bisher im mobilen Bereich nicht so verwendet. Wenn ich sowieso ein IOD für kleine APUs, eins für größere und eins für Desktop/DTR brauche, dann kann ich auch gleich monolithisch bleiben.

Genau so viele wie Dragon Range.

Nein, siehe oben. Das sind schon von Grund auf soviele vollwertige Kerne wie bisher im absoluten Top-Dragon/ Fire Range. Dazu noch zwangsweise 4D, 2LP und 8CU. Viel, viel mehr Transistoren und Platzverbrauch, ohne Nutzen. Und wieviel will man da für die kleineren, immer noch beliebten SKUs brachlegen? 2/3 des dazugeklatschen CCDs?

Und du glaubst, du kannst 20 Kerne mit 4-5 GHz bei 65 W laufen lassen?

Hab ich das behauptet? Der 9950X läuft @65W wohl so bei ~3GHz, 20xZen6c dürfte nur etwas höher takten. Aber 65W ist ja auch völlig irrelevant für den mobilen Bereich. Deshalb wundert es mich ja so, dass man mit einem 12-Kern CCD auf 20+4+2 erhöhen will, statt die vorhandenen Kerne zu beschleunigen oder lieber bei 8 vollwertigen Kernen zu bleiben. Die Dense-Kerne sind was für Workstations und imho im Consumer-Bereich eine völlig falsche Entwicklung.

Die GPU braucht keine 16 lanes und schwupps, ist alles im Überfluss vorhanden.

Im Desktop braucht man die schon, da braucht man eher noch mehr als die vorhandenen 28 Lanes und dafür braucht es einen IOD. Wenn man nun DTR-APUs anders als bisher designen wollte, könnte man da vielleicht auf 18-20 Lanes runtergehen (s.o., 8 für GPU, 2x4 für SSD, Rest für WiFi und weitere Peripherie), aber da man ebenso wie im Desktop keine nennenswerte IGP braucht, lohnt sich kein eigener IOD für diesen Unterschied.

16-20 Lanes Gen5 ist aber für eine kleine APU übertrieben, während eine IGP mit 8CU für ein DTR übertrieben ist, also sollten sich diese beiden SKUs den IOD auch nicht teilen.

Der Cache taktet mit Coreclock, natürlich ist der langsamer.

Lies mal hier, es gibt andere Unterschiede als den Takt. Das allein erklärte ja nicht, wie 16 Zen4c-Cores nur geringfügig mehr Fläche als 8 Zen4 benötigen können.

Strix und Krackan haben nur 4 normale Kerne. Scheint AMD als vernünftige Lösung zu sehen. Und bei der nächsten Generation ist es auf einmal ein Problem?

Eben deshalb glaube ich ja nicht, dass man plötzlich die normalen Cores so enorm in die Höhe treiben möchte, die Dense-Cores aber überall auf 4 halbieren möchte.
Ein Problem habe ich mit dem Konzept, schon immer gehabt. Spiele sind meine einzige wirklich fordernde Anwendung und die können in 99% der Fälle maximal was mit 8 Kernen anfangen, oft genug eher 6. Also sind für mich 4+8 oder 8+16 Konfigurationen ein Haufen unnötiger Ballast. Leider wird man nie wirkliche Vergleiche sehen, aber ich wette, das ein Ryzen 8840HS/8945HS mit gleicher GPU und TDP schneller als ein HX 370 in Games ist, weil 8xZen4 bei hohem Takt schneller als 4xZen5 und 8xZen5c ist, wenn nur 8 Kerne genutzt werden können.

Es sind 20 Kerne und nicht 8 als Dragon Range Nachfolger!

S.o., ich rede davon, dass eine CPU mit nur 8, maximal 12 vollwertigen Zen5/6 Kernen besser fürs Gaming wäre als Fire Range, Strix Point, Strix Halo und dieses Konstrukt hier. Also lieber ein 9800X3D oder irgendwann 11800X3D@35-45W mit dGPU oder sogar eine APU mit 8 Kernen und 40-60CU RDNA4 als 16 Kerne oder 20+4 oder so.
Ich verstehe bis heute nicht, warum es nur 7945HX3D und 9955HX3D gibt und keinen 8-Kerner mit X3D und sowieso nichtmal einen 8-Kerner bei Fire Range.

 

[bensen]

Nicht sinnvoll. Wenn es tatsächlich nur ein 12-Kern CCD gibt, hat man nur eine Konfiguration mit 20+4+2+8CU. Die ist schon unnötig groß, die 4 Zen6c-Kerne bringen im Einsatzgebiet von Dragon Range kaum was bis gar nichts, die GPU frisst unnötig Platz, ohne dass die Leistung für irgendwas gut wäre.

Keine Ahnung was du alles für Konfigurationen haben willst, aber AMD wird sicher nicht 5 weitere CCD bauen, damit du jede beliebige Konfiguration optimal darstellen kannst.
Die 4 Zen6c bei gen genauso viel wie 4 Zen6 Kerne. Wie oft soll ich das noch erklären?
Eine GPU ist nicht überflüssig. Wird auch abseits des Gaming genutzt. Mag nicht überall die sinnvollste Lösung sein, aber nicht immer ist eine dedizierte GPU nötig.
Es gibt viele Anwendungsszenarien.

WiFi muss ja nun absolut immer sein, 16 Lanes reicht also nicht für dGPU und 2xSSD.

Ich bin mir ziemlich sicher, dass einer der vielen PHY die man bei Strix Point auf dem Die Shot sieht für WiFi genutzt wird und nicht ein x4 Controller verschwendet wird.
Es gibt auch Strix Point Notebooks mit 2 SSDs, WiFi und GPU.

Wenn ich sowieso ein IOD für kleine APUs, eins für größere und eins für Desktop/DTR brauche, dann kann ich auch gleich monolithisch bleiben.

Man kann auch einen kleinen PHY hinzufügen und kann weitere Konfigurationen mit vorhandenen Chips anbieten.

Nein, siehe oben. Das sind schon von Grund auf soviele vollwertige Kerne wie bisher im absoluten Top-Dragon/ Fire Range.

Ja, 16. Davon war die Rede.

Hab ich das behauptet?

Du kommst immer wieder damit an, dass die zu niedrig takten.

Aber 65W ist ja auch völlig irrelevant für den mobilen Bereich.

Das ist der Bereich in dem Dragon Range und Intels HX operiert.

Deshalb wundert es mich ja so, dass man mit einem 12-Kern CCD auf 20+4+2 erhöhen will, statt die vorhandenen Kerne zu beschleunigen oder lieber bei 8 vollwertigen Kernen zu bleiben.

Weil 20 Kerne eben effizienter sind als 8 ana Limit getakteten wenn man die voll auslasten kann.

Die Dense-Kerne sind was für Workstations und imho im Consumer-Bereich eine völlig falsche Entwicklung.

DIe sind immer gut um MT Performance bei geringer Fläche zu erreichen. Gerade bei TDP Limitierungen kommen sie ohne großen Nachteil. Bei ner 15 W SKU machen die auch Sinn, wenn bei Nutzung aller Kerne eh der Maximaltakt nicht erreicht wird.

Im Desktop braucht man die schon, da braucht man eher noch mehr als die vorhandenen 28 Lanes und dafür braucht es einen IOD.

Hier geht es aber nicht um den Desktop. Zumindest nicht den Raphael Nachfolger. Es geht um Strix Point, Krackan und Co.

Lies mal hier, es gibt andere Unterschiede als den Takt. Das allein erklärte ja nicht, wie 16 Zen4c-Cores nur geringfügig mehr Fläche als 8 Zen4 benötigen können.

Dann zitiere mal wo da was von geringer Performance steht! Es wurde die Dichte erhöht auf Kosten der Taktrate.
Der Cachezugriff braucht bei Zen5c genauso viele Zyklen wie bei Zen5. Das würde nachgemessen, da kannst du dich noch so auf den Kopf stellen.

Eben deshalb glaube ich ja nicht, dass man plötzlich die normalen Cores so enorm in die Höhe treiben möchte, die Dense-Cores aber überall auf 4 halbieren möchte.

Keine Ahnung wie oft das noch erwähnt werden muss. Sie werden für diese APU sicher nicht ein eigenes CCD bauen. Mm nimmt was da ist.

Ein Problem habe ich mit dem Konzept, schon immer gehabt. Spiele sind meine einzige wirklich fordernde Anwendung und die können in 99% der Fälle maximal was mit 8 Kernen anfangen, oft genug eher 6.

Das ist richtig. AMDs Fokus ist woanders. Strix ist zumindest nicht negativ aufgefallen in der Gaming Performance.
Wird daran liegen, dass sie wenigsten Spiele wirklich 8 fordernde Threads haben.
Irgendwer hat sich auch mal Test mit Arrowlake gemacht. Die 2+8 Variante war oftmals kaum langsamer.

 

[Winder]

Ja, aber es ist sinnlos, da noch 12 Kerne dranklatschen zu wollen.

Warum?
Das ist eine simple Lösung für einen kleinen Markt, für den man keinen eigenen Prozessor entwickeln will.

Nicht sinnvoll. Wenn es tatsächlich nur ein 12-Kern CCD gibt, hat man nur eine Konfiguration mit 20+4+2+8CU. Die ist schon unnötig groß, die 4 Zen6c-Kerne bringen im Einsatzgebiet von Dragon Range kaum was bis gar nichts, die GPU frisst unnötig Platz, ohne dass die Leistung für irgendwas gut wäre.

Es sind 12+4+4+2+8CU
Gerade im mobil Bereich wird vieles deaktiviert, wenn man einen externen Grafikchip verwendet. Das ist völlig normal.

Ok, selbst Intel hat bisher bei den H-SKUs maximal Gen4 oder 5x8 und auch nicht Gen4x16. Aber bei 16 Lanes, wie aktuell bei Krakan und Strix Point, bleiben bei dGPU und 2xSSD eben keine Lanes für WiFi und ggd. LAN übrig. WWAN und Kartenleser ist immer nur USB?
WiFi muss ja nun absolut immer sein, 16 Lanes reicht also nicht für dGPU und 2xSSD.

Die haben 16 Lanes + 4 Lanes zum Chipsatz. Also ausreichend.

Nein, siehe oben. Das sind schon von Grund auf soviele vollwertige Kerne wie bisher im absoluten Top-Dragon/ Fire Range. Dazu noch zwangsweise 4D, 2LP und 8CU. Viel, viel mehr Transistoren und Platzverbrauch, ohne Nutzen. Und wieviel will man da für die kleineren, immer noch beliebten SKUs brachlegen? 2/3 des dazugeklatschen CCDs?

AMD wollte dort keinen eigenen Chip entwickeln und hat einfach die Desktop-Varianten genommen. Für den Mobilbereich sicher nicht die beste Entscheidung. Aber jeder Chip kostet in der Entwicklung Zeit und Geld.

Hab ich das behauptet? Der 9950X läuft @65W wohl so bei ~3GHz, 20xZen6c dürfte nur etwas höher takten. Aber 65W ist ja auch völlig irrelevant für den mobilen Bereich. Deshalb wundert es mich ja so, dass man mit einem 12-Kern CCD auf 20+4+2 erhöhen will, statt die vorhandenen Kerne zu beschleunigen oder lieber bei 8 vollwertigen Kernen zu bleiben. Die Dense-Kerne sind was für Workstations und imho im Consumer-Bereich eine völlig falsche Entwicklung.

Wo ist das Problem?
Man kann 16 Kerne hoch takten. Die verbrauchen dann genug Strom. Das die Dense-Kerne dann nur 1 bis 2 GHz weniger schaffen ist kein Beinbruch.

Im Desktop braucht man die schon, da braucht man eher noch mehr als die vorhandenen 28 Lanes und dafür braucht es einen IOD. Wenn man nun DTR-APUs anders als bisher designen wollte, könnte man da vielleicht auf 18-20 Lanes runtergehen (s.o., 8 für GPU, 2x4 für SSD, Rest für WiFi und weitere Peripherie), aber da man ebenso wie im Desktop keine nennenswerte IGP braucht, lohnt sich kein eigener IOD für diesen Unterschied.

16-20 Lanes Gen5 ist aber für eine kleine APU übertrieben, während eine IGP mit 8CU für ein DTR übertrieben ist, also sollten sich diese beiden SKUs den IOD auch nicht teilen.

Wie gesagt, man hat jetzt schon 20 Lanes Gen4.

 

[ETI1120]

Jein. Denn die APU an sich wird es ja auch ohne den CCD-Zubau geben und dann ist es bei 4-10 Kernen der Mittelwert zwischen den Ausführungen die es heute schon gibt und was üblich ist (4-12CUs).

Die APU entspricht wie auch @Tigerfox schreibt Krackan Point. Die Neuerung sind zwei Kerne speziell für den Niedriglastbetrieb und dass alle Kerne Zen 6 sind.

Es geht nicht auch nicht um die APU. Die ist als der untere Abschluss des Line ups in Ordnung. Auch wenn kein IFOP verwendet wird und der Port nur wenig Fläche benötigt, wäre diese Fläche für den Fall dass die APU solo verwendet wird, unnütz.

Das Problem ist, dass man an eine kleine schnucklige APU ein Desktop CCD anflanscht das im Vergleich viel zu groß ist. Damit lässt sich keine Line Up für das Mobil Segment aufbauen. Und dann erzählt man das die APU

Es sind 20 Kerne und nicht 8 als Dragon Range Nachfolger!

Es kann nicht der Fire Range Nachfolger sein, da dieser auf Medusa Ridge beruhen müsste und 24 Zen 6 classic Kernen hätte. Und natürlich das FL1 Package verwendet.

Wenn es stimmt, dass AMD auch für den Desktop wie bei Strix Halo Advanced Packaging nimmt und das Desktop IOD N4C verwendet, ist das Problem mit der zu hohen Package Power bei Niedriglast behoben.

Es geht im Tweet von HXL eindeutig um Medusa Point 1, dem Nachfolger von Strix Point.
R9 20 Kerne, R7 8 Kerne. Und weniger CUs.

Die Geschichte fing im Februar an. Sie besagt, dass AMD dasselbe CCD für Medusa ridge, halo, range und point 1 verwendet. Mir stieß von Anfang an daran auf, dass AMD angeblich das Hybridkonzept für den Strix Point Nachfolger wieder beerdigt.

Die haben 16 Lanes + 4 Lanes zum Chipsatz. Also ausreichend.

Strix Point und Krackan Point nach dem Datenblatt nur 16 Lanes. Phoenix hat 20, Phoenix 2 hat 14.

Die annotierten Die Shots zeigen bei Strix Point ebenfalls nur 16 PCIe PHY.

 

[Tigerfox]

Keine Ahnung was du alles für Konfigurationen haben willst, aber AMD wird sicher nicht 5 weitere CCD bauen, damit du jede beliebige Konfiguration optimal darstellen kannst.

Der ganze Sinn des neuen 12-Kern CCD ist, dass man langsam den Weg zu mehr MT ebnen will, ohne auch im Desktop auf BIG.little zu gehen. Bei den allermeisten Spielen und Anwendungen reichen noch 8 Kerne, aber wenn jetzt häufiger 12 gekauft werden, ändert sich das vielleicht schneller.
Wenn aber nun gleichzeitig schon 4+4 Kerne in den IOD wandern, sind das zwei völlig unterschiedliche Ansätgze mit ähnlichem Ziel. Man geht den riskanten Schritt, dass normale CCD um 50% zu vergrößern, was sicher nicht völlig durch den Shrink aufgefangen wird, packt aber gleichzeitig auch noch einen Haufen Kerne in den IOD.

Schon bei Rembrandt wollte AMD keine auf 4 Kerne halbierten SKUs mehr, die gab es erst beim Refresh als (seltener) 7335U, ebenso bei Phoenix, wofür dann Phoenix2 erstmals mit BIG.little ins Leben gerufen wurde, nun bei Strix Point hat man mit Krakan ebenso einen eigenen DIE für die kleinen SKUs entwickelt.

Und nun soll man entweder 4+4+2+8CU oder 16 (12+4)+4+2+8C haben? Und dann muss man das tolle neue 12-Kern DIE auf 1/3 kastrieren, um 8+4+2 Kerne zu kriegen?

Die 4 Zen6c bei gen genauso viel wie 4 Zen6 Kerne. Wie oft soll ich das noch erklären?

Es sagt doch allein die Logik, dass die c-Kerne irgendwie schlechter sein müssen als die normalen Kerne, wenn sie bei Zen4 ~35% kleiner sind.

Eine GPU ist nicht überflüssig. Wird auch abseits des Gaming genutzt. Mag nicht überall die sinnvollste Lösung sein, aber nicht immer ist eine dedizierte GPU nötig.

Ich will ja nicht die IGP abschaffen, sondern auf 2CU reduzieren wie im Desktop bzw. bei Fire Range. Die 8CU kosten schon ordentlich Platz und bringen bei Verwendung einer dGPU absolut garnichts.

Dann zitiere mal wo da was von geringer Performance steht! Es wurde die Dichte erhöht auf Kosten der Taktrate.

"In addition to the reduced core footprint, die space is further saved in the Zen 4c CCD via the use of denser 6T dual-port SRAM cellsand an overall reduction of L3 cache to 16 MB per 8-core CCX. Zen 4c cores have the same sized L1 and L2 caches as Zen 4 cores but the cache die area in Zen 4c cores is lower due to using denser SRAM and slower cache." Der IPC-Unterschied ist wohl nicht groß, aber vorhanden. Exakte Tests wird man dazu aber wohl kaum finden.

Ich sehe deine Logik ein: Wenn die normalen Kerne ohnehin wegen des TDP-Limits nicht höher takten können als die Dense-Kerne, dann sind diese kein wesentlicher Nachteil. Nur, kann eine theoretische APU mit 8xZen5 bei 15/28W/35W wirklich nicht alle Kerne soviel höher takten, dass sie in 8-Kern Anwendungen schneller sind als Strix Point? Das glaube ich eben nicht. 3,3GHz für die c-Kerne beim HX 370 sind verdammt niedrig. Ich finde leider gerade keinen Test, in dem der Dauertakt z.B. eines 8840U oder 8945HS mal gemessen wurde.

Ich bin mir ziemlich sicher, dass einer der vielen PHY die man bei Strix Point auf dem Die Shot sieht für WiFi genutzt wird und nicht ein x4 Controller verschwendet wird.
Es gibt auch Strix Point Notebooks mit 2 SSDs, WiFi und GPU.

Die gibt es tatsächlich und ich frag mich, wie das geht. AMD hat AFAIK kein CNVio wie Intel, die WiFi-NICs von Realtek, Qualcomm und Mediatek müssten per PCIe x1 angebunden werden.

Man kann auch einen kleinen PHY hinzufügen und kann weitere Konfigurationen mit vorhandenen Chips anbieten.

Verstehe nicht, wie Du das genau meinst. Was für einen PHY und welche weiteren Konfigurationen?

Ja, 16. Davon war die Rede.

Das ist aber bei Dragon/Fire Range der absolute Topausbau mit zwei CCD, von denen man eben leicht eines wegnehmen kann. Bei der hier kolportierten Kombination wären das nur die vollwertigen Kerne, dazu kämen noch vier Dens-Kerne und 2 LP-Kerne. Absoluter Overkill, viel zu viel unnötige Transistoren.

Weil 20 Kerne eben effizienter sind als 8 ana Limit getakteten wenn man die voll auslasten kann.

Nur in solchen Anwendungen, die diese Kerne auch nutzen können und das sind, vor allem im mobilen Bereich, wenige. Und es sind ja eben nicht die kleinen Kerne, bei denen es nicht so schlimm ist, dass so viele Kerne bei niedriger TDP ohnehin nicht so hoch takten können, es sind die dicken, die eigentlich für hohen Takt gemacht sind. Das Konzept widerspricht sich also.

DIe sind immer gut um MT Performance bei geringer Fläche zu erreichen. Gerade bei TDP Limitierungen kommen sie ohne großen Nachteil. Bei ner 15 W SKU machen die auch Sinn, wenn bei Nutzung aller Kerne eh der Maximaltakt nicht erreicht wird.

S.o., wer will den bei einer 15W-CPU MT-Performance mit so vielen Kernen? Selbst bei 15W dürften 8xZen5 und erst recht Zen6 höher takten als 3,3GHz.

Hier geht es aber nicht um den Desktop. Zumindest nicht den Raphael Nachfolger. Es geht um Strix Point, Krackan und Co.

Was soll "und Co." sein? Das Modell soll Medusa Point heißen, was nach dem Nachfolger von Strix Point klingt, die Konfiguration wirkt aber so unpassend, dass viele hier sie als Fire Range-Nachfolger einordnen. Dafür ist aber imho die bisherige Herangehensweise, die die Desktop-CPUs aufzulöten, sinnvoller

Keine Ahnung wie oft das noch erwähnt werden muss. Sie werden für diese APU sicher nicht ein eigenes CCD bauen. Mm nimmt was da ist.

Das verstehe ich ja, dann macht aber dieser IOD mit schon recht vielen integrierten Kernen keinen Sinn.

Wird daran liegen, dass sie wenigsten Spiele wirklich 8 fordernde Threads haben.
Irgendwer hat sich auch mal Test mit Arrowlake gemacht. Die 2+8 Variante war oftmals kaum langsamer.

Das glaub ich gerne, hier im Test bei CB waren in vielen Spielen der 9900X3D im Turbo-Mode und der simulierte 9600X3D kaum langsamer als der 9800X3D.

Das ist eine simple Lösung für einen kleinen Markt, für den man keinen eigenen Prozessor entwickeln will.

Das ist eine Schrottlösung, die für keinen Zweck sinnvoll ist und kein bestehendes Produkt ersetzt. Gegenüber Strix Point wäre die IGP zu schwach. Gegenüber Fire Range wären es zu viele unnötige Kerne und eine unnötig große IGP, ggf. auch zu wenige PCIe-Lanes.

Es sind 12+4+4+2+8CU
Gerade im mobil Bereich wird vieles deaktiviert, wenn man einen externen Grafikchip verwendet.

Also 16+4+2+8CU. 20 war ein freudscher Irrtum, da überall von 20 Kernen geredet wird, womit 16xZen6 + 4xZen6c gemeint sind. Wie oben dargelegt, halte ich es für viel zu verschwenderisch, dann dieses extra angeklatschte CCD auf bis zu 1/3 zu kastrieren.

ie haben 16 Lanes + 4 Lanes zum Chipsatz. Also ausreichend.

Strix Point hat nach allen Angaben nur 16 Lanes. Ich will nicht völlig ausschließen, dass da noch irgendwo vier sind, die nicht frei genutzt werden können, aber alle Infos von AMD nennen nur 16.

AMD wollte dort keinen eigenen Chip entwickeln und hat einfach die Desktop-Varianten genommen.

Da ist es aber die weit bessere Lösung, wie bisher einfach die Desktop-CPUs zu verlöten. Wenn ohnehin schon Multichip, dann lieber mit 1-2 vollwertigen CCD und einem IOD, der keine unnötig große IGP und keine unnötigen Effizienz- und Dense-Kerne hat. Ich wette, 2x12 + 2CU im IOD ist nicht wesentlich größer als 1x12 + 4+4+2+8CU im IOD.

Wie gesagt, man hat jetzt schon 20 Lanes Gen4.

S.o., das galt nur bis Hawk Point, Strix Point hat nur noch 16 Lanes.

 

[Winder]

Strix Point hat nach allen Angaben nur 16 Lanes. Ich will nicht völlig ausschließen, dass da noch irgendwo vier sind, die nicht frei genutzt werden können, aber alle Infos von AMD nennen nur 16.

AMD gibt häufig die Lanes zum Chipsatz nicht an. Ich habe gar nicht dran gedacht dass im Notebook keine Chipsätze verwendet werden. Könnten also wirklich nur 16 PCI Express Lanes sein.

Das Problem kann man aber lösen. Zum einen kann man einfach die Anzahl erhöhen. Oder man nutzt Lanes, die auch andere Aufgaben erledigen können. AMD hatte in der Vergangenheit schon Lanes, die entweder PCI Express oder SATA oder Ethernet oder USB konten. Wenn man nun die Lanes, die die Display Port Anschlüsse anbinden auf PCI Express umschalten könnte, wäre das Problem gelöst.

Das ist eine Schrottlösung, die für keinen Zweck sinnvoll ist und kein bestehendes Produkt ersetzt. Gegenüber Strix Point wäre die IGP zu schwach. Gegenüber Fire Range wären es zu viele unnötige Kerne und eine unnötig große IGP, ggf. auch zu wenige PCIe-Lanes.

Es wäre ein Nachfolger für Krackan Point

Also 16+4+2+8CU. 20 war ein freudscher Irrtum, da überall von 20 Kernen geredet wird, womit 16xZen6 + 4xZen6c gemeint sind. Wie oben dargelegt, halte ich es für viel zu verschwenderisch, dann dieses extra angeklatschte CCD auf bis zu 1/3 zu kastrieren.

Wenn man sich mal die DIE Shorts von diversen APUs anschaut, dann ist es erschreckend wie viel Platz die GPU, Multimedia und Video De- & Encoder belegen. Und bei Notebooks mit separatem Grafikchip wird das alles nicht genutzt. Das ist schon lange so.
AMD hatte auch schon Epic Prozessoren mit acht Kernen, die aus acht Chiplets bestanden. Verschwendung ist völlig normal, wenn eine angepasste Lösung zu teuer in der Entwicklung ist.

Da ist es aber die weit bessere Lösung, wie bisher einfach die Desktop-CPUs zu verlöten. Wenn ohnehin schon Multichip, dann lieber mit 1-2 vollwertigen CCD und einem IOD, der keine unnötig große IGP und keine unnötigen Effizienz- und Dense-Kerne hat. Ich wette, 2x12 + 2CU im IOD ist nicht wesentlich größer als 1x12 + 4+4+2+8CU im IOD.

Die Desktop CPU wird aber einen schlechteren Standby und Idle Verbrauch haben. Und genug Leistung hat man mit beiden Varianten.

 

[ETI1120]

Wenn man nun die Lanes, die die Display Port Anschlüsse anbinden auf PCI Express umschalten könnte, wäre das Problem gelöst.

Bei den Boards, bei denen ich nachgeschaut habe, entfallen bei Phoenix 1 und Phoenix 2 die Lanes im GPU Slot.
Mit Phoenix 1 hat der GPU Slot noch 8 Lanes
Mit Phoenix 2 hat der GPU Slot noch 4 Lanes
Strix Point und Krackan Point werden dann wohl auch nur noch 4 Lanes im GPU Slot haben.

Bei Phoenix 2 fehlen noch 2 weitere Lanes und die entfallen AFAIU im Block der je nach Board für die 2. M.2 der CPU, einen 2. PCIe-Slot der CPU oder bei X870E/X870 für den USB4 Controller verwendet wird.