stefan92x schrieb:
Würde ja durchaus Sinn machen, da AMD das Epyc-Portfolio generell auf drei Sockel verteilt. Venice = SP5 Nachfolger, Verona = SP6 Nachfolger, Murano = AM5 Nachfolger.
Der Siena Nachfolger und Turin-X fehlen bisher, es würde mich überraschen, wenn sie noch kommen. Aber wahrscheinlich bringt es mehr wenn AMD erst Mal Grado in den Markt drückt anstatt sich zu verzetteln. Plattformen zu release ohne sie zu pushen funktioniert eben nicht.
Die Darstellung der Versionen für
SP7 und SP8 verwirrt mich etwas. Denn obwohl die Memory Channels halbiert sind, bleiben die PCI Lanes gleich. Das bedeutet es werden trotzdem jeweils 2 IOD verbaut, was auch die Bilder zeigen.
stefan92x schrieb:
Kommt bisschen drauf an, was sich bei MI500 ändern soll. Falls AMD am Interconnect Änderungen vornehmen will (vielleicht weg von PCIe, direkt InfinityFabric in die CPU oder irgendwie so?),
Das wird schon bei Zen 6 passieren.
AFAIU:
- Infinty Fabric on Die: 32 Byte
- IFAP (Inifinity Fabric Advanced Package): 32 Byte übers Package, wie bei MI300 und Strix Halo. Ich habe keine Ahnung ob es gravierende Unterschiede bei Silicon Interposer, Fanout und Hybrid Bonding gibt. AFAIU wir der Infinty Fabric in voller Breite vom Die geführt.
- IFOP (infinity Fabric over Package): Verwendet reichenweitenreduzierte PCIe SERDES, d. h. Infiity Fabric verwendet den Physical Layer des PCIe Busses. AFAIU verwendet AMD 16 Lanes, die Natürlich in einer erheblich höheren Frequenz betrieben werden, um die schmale Übertragung zu kompensieren .
IFOP war in Ryzen und EPYC sein Zen 2 üblich und wird wohl bei Zen 6 durch IFAP abgelöst.
IFOP ist die Ursache für den hohen Idle und den hohen Package Verbrauch von Ryzen. Die SERDES benötigen einiges an Power (2 J/TB) und können nicht ausgeschaltet werden, weil das Einschalten zu lange dauern würde. (Mahesh Subramoy bei Chips&Cheese)
- Bei für EPYC und den Instint Plattformen verwendet AMD den Physical Layer von PCIe als Basis von Infinity Fabric
- AB MI400 wird bei den Rackscale Lösungen der Infinity Fabric durch UALink übertragen das eine Datenrate von 200 GT/s je Lane bietet.
Die ca. 2 GHz für den Infinity Fabric bei den Ryzen sind die Frequenz on Die, hier höher zu gehen kostet einiges an Energie.
Wie schon häufig gesagt hat es einen einfachen Grund warum AMD bisher noch nie die IOD geändert und die CCDs beibehalten hat. Alles was das System von der CPU sieht ist der IOD. Den IOD zu ändern, erfordert das erneute Validieren der Systeme und Boards. Bei Serversysteme ist die Validierung aufwändig und umfangreich.
Und noch etwas zur Architektur der 32 Bit CCDs. So wie es dargestellt, wird sind die kerne in jeweils 2 reihen um den Cache. Bin Mal gespannt ob es tatsächlich so ist.
Wenn man sich EPYC anschaut, dann ist die Topologie ein Hierarchical Ring. Eventuell geht AMD auch im CCD zu Hierarchical Rings:
Das Bild unten rechts hat einiges an Ähnlichkeit mit dem Ladder Cache von dem AdoredTV vor zwei Jahren erzählt hat.
Witziger Weise ist der Professor, Onur Mutlu, einer der Autoren eines Papers und auf diesem Paper ist Gabriel H. Loh Co-Autor.
Die Bilder von der ersten Folie sind aus dem Paper.
stefan92x schrieb:
dann kann ein reiner IO-Refresh sinnvoll sein, während man bei den Cores bei Zen 6 bleibt. Vielleicht gibt es dann ja sogar Verona und Verano und es ist volle Absicht, dass die so ähnlich klingen, weil sie auch ähnlich sind.
Das wäre ziemlich befremdlich, da damit Verwechselungen vorprogrammiert sind. Verano müsste schon etwas ganz spezielles sein, so dass Verwechselungen mit Verona ausgeschlossen sind. Was allerdings eine eigene Version für die MI500 sein könnte. So wie Trento bei Frontier.
Anderer Erklärungsversuch, es könnte sein, dass sich durch Änderungen in der Architektur der Plattform es besser ist mehr aber kleinere CPUs zu verwenden.
stefan92x schrieb:
Ist natürlich jetzt ganz wilde Spekulation von mir, aber wäre eine Variante, wie das alles zusammenpassen könnte, was wir jetzt offiziell gehört haben und was schon vorher geleakt wurde.
Ich denke die Leaks konvergieren.
Zen 6 dense CCD: 32 Kerne.
Zen 6 classic CCD: 12 Kerne.
Entweder gibt es noch ein 8 Kern CCD (relativ unwahrscheinlich) oder AMD muss auf dem Client 8 und 6 Kerne durch einen monolitischen Die abdecken.
Aber natürlich fehlt noch einiges an Informationen
