Bericht Chipfertigung: Innovationen gestern, heute und morgen

[DeadMan666]

Natürlich arbeiten in Reinräumen Menschen, dass geht gar nicht anders.

Menschenfreie Reinräume sind natürlich ein dehnbarer Begriff. Komplett ohne Menschen geht nicht, aber es werden faktisch bereits Reinräume betrieben in denen Menschen nur noch im Störungsfall eintreten.

Der eigentliche Produktionsreinraum ist ja quasi nur noch eine hochreine Halle, darin ein Transportsystem für Wafer und Masken (so eine Art Monorail meist an der Decke), Lagersysteme und Roboter zum Bestücken der Maschinen. Die Maschinen selbst stehen nicht mehr im Reinraum, meist gibt es nur eine kleine Tür / Gate zur Beladung. Der Rest der Maschine inkl. Infrastruktur wie Gase / Flüssigmedien / Vakuumsysteme stehen nicht in den Reinräumen in denen die Wafer bearbeitet werden. Diese Komponenten sind in aller Regel in einem umhüllenden zweiten Reinraum unter gebracht. Dazu haben dann auch mehr Menschen Zugang wie Wartungspersonal etc. pp.

 

[BaserDevil]

Anders herum. Alle Anlagen stehen im Reinraum mit niedriger Anforderung. Also Anlagen und Personal befinden sich im gleichen Raum sprich Halle. Die Wafer befinden sich in "hermetisch" dichten Foups und werden in der Regel nur von den Anlagen geöffnet. Das gilt für die 300mm Fertigung. 200mm Fertigung und darunter läuft mit offenen Horden worin sich die Wafer befinden. Hier muss der gesamte Reinraum höheren Anforderungen gerecht werden. Hier gibts je nach Halbleiterhersteller verschiedene Konzepte. Strikte Trennung zwischen Fertigungsbereich und Wartungsbereich, also unterschiedeliche Reinraumklassen. Das war früher so normal. Oder alles zusammen in einem Reinraum wobei der Wartungsbereich im gleichen Raum (Halle) nur mit Wänden und paar Türen nochmals abgetrennt ist. Man kann aber überall hin in seinem Reinraumanzug.

"... in denen Menschen nur noch im Störungsfall eintreten". Genau das zeigt mir den falschen Eindruck vom Ganzen. Man kann das drehen und wenden wie man möchte. Überall müssen Menschen hin zum arbeiten. Wer denkt das so eine Produktion nahezu Störungsfrei läuft der hat schon verloren. Irgendein Bediener und Wartungspersonal muss auch vor die Anlage und das nicht zu knapp.

 

[Luthredon]

Dass es hier Artikel über Innovationen in der Chipfertigung gibt aber bis heute nach fast einem Jahr keinen Test oder tiefergehenden Bericht über den Apple M1

Hast du den Rest des Satzes vergessen? Aber abgesehen davon, hat der Artikel mit der Geschlossenheit des m1 absolut nichts zu tun. Wie sollte CB wohl an Infos kommen? Einen m1 aufsägen? Der Artikel ist ein wirklich hervorragender Grundsatzartikel, den man aber mit allgemein zugänglichem Fachwissen und Recherche schreiben kann. Über den m1 hingegen werden wir wohl kaum mehr erfahren, wenn kein Insider plaudert .

Man weicht also die grenzen immer weiter auf. Dennoch wird es immer schwieriger und aufwemdiger.
Weshalb auch die produkte immer teurer werden.

Das widerspricht aber alllen Erfahrungen der letzten Jahrzehnte. Grenzen überwinden ist nichts Neues und dass der Aufwand größer wird, auch nicht. Allerdings steigen eben auch die Stückzahlen und die Komplexität einzelner 'teurer' Chips macht viele andere Komponenten überflüssig. Was denkst du, was es kosten würde, mit der Technologie vor 20 Jahren, die Funktionen eines modernen nur 100€ Handys zu verwirklichen (so denn überhaupt möglich) - abgesehen davon, dass das Ganze keinesfalls in eine Hosentasche passen würde?

Gleichwertige Technik wird eingentlich immer noch günstiger, ähnlich dem Moor'schen Gesetz. Warum Handys oder andere Geräte immer teurer werden, liegt eher daran, dass sie immer mehr leisten sollen. Mehr Speicher, mehr Fotofähigkeit, mehr Funktechnologie - DAS kostet. Kann man auch daran sehen, dass ein Handy (also wirklich ein Mobiltelefon) ala Nokia 3210 o.ä. heute 20-30€ kostet .

 

[Caspian DeConwy]

es sind die Prozesskammern der Anlagen gemeint worin die Wafer ihre Prozesse bekommen, die zu 99% unter Vacuum stehen.

Das kommt natürlich auf den Prozess an. Nasschemische Prozesse oder CMP bspw. finden in normaler Atmosphäre statt. Auch bei CVD-Abscheidungen oder Ofenprozessen gibt es Prozesse mit Normaldruck.

 

[Colindo]

Puh, Seite 1 hab ich noch gut folgen können, Seite 2 dann nur noch 70%.

Der Wille zählt Nee, aber im Ernst: bei Unsicherheiten frag einfach. Hier wissen doch einige, worum es geht und dann findet sich sicher jemand, der dir etwas erklären kann.

Ich vermute hiermit ist nicht der Reinraum, also die Produktionshalle gemeint, sondern es sind die Prozesskammern der Anlagen gemeint worin die Wafer ihre Prozesse bekommen, die zu 99% unter Vacuum stehen.

Es ging mir vor allem um den Kontrast zu den Erfahrungen im verlinkten CB-Artikel über das Belichten im Uni-Reinraum. Die höchsten Reinraumklassen sind nunmal nur zu erreichen, wenn nicht dauerhaft Menschen anwesend sind. Wir machen zuviel Dreck.

 

[Bunny_Joe]

Ich arbeite in einem Reinraum, in der Lithographie. Wir stellen Sensoren her, MEMS und Optoelektronische.
Falls ihr allgemeine Fragen habt, versuch ich sie zu beantworten.

 

[latiose88]

Ok dann frage ich was.Ich habe ja gelesen das mit jedem Shrink ein Wafer teurer wird.Wird es also bei jeder Fertigung teurer und die Techniken machen die da auch was.Und die kosten gehen ja an die wo Ware Entwickeln als wie AMD und co.Diese geben es ja dann an die Kunden weiter also an uns. Oder sind die Kosten wo steigen mehr für AMD und co und nicht eher an uns?

 

[Caspian DeConwy]

Das kann ich im Artikel anpassen, es wird aber etwas dauern, damit ich da keine Fehler mache.

Ich würd's so schreiben:

Ein Steuersignal am Eingang, der Basis, ermöglicht einen Strom zwischen den beiden Ausgängen namens Kollektor und Emitter zu fließen oder eben auch nicht. Für diese drei Kontakte werden oft die englischen Namen Gate, Source und Drain verwendet.

Diese Anforderungen wurden durch die Entwicklung von Feld-Effekt-Transistoren (FETs) erfüllt, die praktisch ohne Stromfluss arbeiten. Die drei Anschlüsse heißen hier Gate, Source und Drain.

Die Basis Das Gate eines FETs ist durch eine isolierende Schicht vom Rest des Transistors getrennt. Wird an der Basis am Gate eine Spannung angelegt, entsteht statt eines Steuerstromflusses ein elektrisches Feld, das eine erhöhte Leitfähigkeit zwischen Kollektor und Emitter Source und Drain bewirkt.

Diese fundamentale Formel beschreibt die Dichte der elektrischen Ladungsträger ΔN, die sich an der Basis am Gate ansammeln müssen, damit der Transistor schaltet:

Wichtiger sind V, die Transistorspannung, die an die Basis am Gate angelegt wird, und d, die Dicke der Oxidschicht an der Basis unter dem Gate.

V/d² beschreibt also das Verhältnis aus der Transistorspannung an der Basis am Gate im Verhältnis zur quadratischen Dicke der Oxidschicht an der Basis unter dem Gate.

Die Spannung, die auf die Basis das Gate unseres Transistors einwirkt,

Außerdem gab Intel an, erfolgreich Metallkontakte an der Basis anstelle von Polysilizium als Gate verwendet zu haben.

Welches Material Intel tatsächlich für den Basiskontakt für das Gate nutzt, wurde nicht veröffentlicht.

weshalb es sehr wahrscheinlich ist, dass es der aktuelle Standard für Basiskontakte das Gate ist.

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Verglichen mit einem Bipolartransistor ist der Aufbau eines CMOS-Transistors in den unteren Schichten sehr ähnlich.

FETs werden ganz anders aufgebaut als Bipolar-Transistoren - außer das es bei beiden Implantationen und Lithografie-Prozesse gibt.

Beim FET hat man ein dotiertes Bulk-Silizium, auf welchem das Gateoxid und das Gate abgeschieden und strukturiert werden. Über zwei Masken-Ebenen (einmal n und einmal p; heutzutage aber wesentlich mehr) werden Source und Drain seitlich vom Gate definiert.

Beim Bipolartransistor beginnt man auch mit einem dotierten Bulk-Silizium. Der Kollektor wird aber in einem Epitaxie-Schritt aufgewachsen. Die Basis ist nicht wie beim FET ein strukturiertes Polysilizium oder ein High-k-Material, sondern wird per Implantation + Diffusion in das Silizium eingebracht.

Im Gegensatz zum FET, dessen Funktion entweder auf Elektronen oder Löchern beruht (= unipolarer Transistor), sind beim Bipolartransistor beide Ladungsträgertypen beteiligt.

 

[Beitrag]

@Bunny_Joe
Ich weiß nicht, inwieweit du die Fragen beantworten darfst/kannst, aber ich nehme dein Angebot gerne an.
An Unis hört man meistens ziemlich wenig Zahlen was die Kosten anbelangt, kenne teils nicht mal die Größenordnungen. Mich würde interessieren, was die nackten (ggf. verschiedenen) Wafer so kosten, wenn ihr sie bekommt. Und vllt. kannst du auch ein paar Zahlen zu fertigen Chips nennen:
Wenn ich bspw. so einen Beschleunigungssensor kaufe, sind MEMS-Sensor und Logik dann idR auf demselben Die oder eher getrennt? Wie viele davon würden auf einen Wafer passen und was würde der dann grob kosten?
Macht ihr auch Packaging oder werden die Wafer dafür weggeschickt? Welche Materialien werden da fürs Gehäuse verwendet und wie viel von den Kosten macht das Packaging bei billigen Sensoren, z.B. irgendein Beschleunigungs- oder Drehratensensor, aus?
Ich habe gelernt, dass man im Laufe der Herstellung versucht Fehler so früh wie möglich zu erkennen, um Kosten zu sparen. Wie wird bspw. erkannt, wenn ein ganzer Wafer fehlerhaft ist und nicht weiter bearbeitet werden sollte und was für Fehler können einen ganzen Wafer zunichtemachen? Ich nehme mal an, bei Logik-ICs verwendet man zum Prüfen der einzelnen Chips 'nen Roboter mit Testnadeln und nach dem Packaging eine Aufnahme mit den elektrischen Kontakten, aber wie macht man das bei div. Bewegungs-Sensoren?
Vielleicht kannst du auch ein paar Zahlen zur Dauer der wichtigsten Prozessschritte nennen. Wie lange dauert bspw. das Belichten/Ätzen/Beschichten/Dotieren einer Charge Wafer, wie lange das Testen einzelner Chips?

Ich weiß, bisschen viele Fragen, du musst hier natürlich auch keinen riesen Aufsatz schreiben oder Interna ausplaudern, aber über ein paar Brancheninfos würde ich mich freuen. ^^

 

[BaserDevil]

Es ging mir vor allem um den Kontrast zu den Erfahrungen im verlinkten CB-Artikel über das Belichten im Uni-Reinraum. Die höchsten Reinraumklassen sind nunmal nur zu erreichen, wenn nicht dauerhaft Menschen anwesend sind. Wir machen zuviel Dreck.

Genau sowas in der Art habe ich befürchtet. Uni und echte Produktion hat nicht viel miteinander zu tun. Beim Halbleiterhersteller arbeiten immer Menschen im Reinraum rund um die Uhr. Das geht gar nicht anders.

Ergänzung (4. September 2021)

Das kommt natürlich auf den Prozess an. Nasschemische Prozesse oder CMP bspw. finden in normaler Atmosphäre statt. Auch bei CVD-Abscheidungen oder Ofenprozessen gibt es Prozesse mit Normaldruck.

Das weiß ich auch, aber ist nur ein Bruchteil vom Gesamten. Nur CVD ist nie Atmosphäre. Was ich sagen wollte ist das die meisten Prozesse unter Vacuum stattfinden. Wir brauchen dabei auch gar nicht ins Detail gehen, versteht eh fast niemand hier.

 

[Beitrag]

@Caspian DeConwy
Integrierte BPT muss man auch voneinander isolieren, was man bei MOSFETs nicht muss, oder?

 

[BaserDevil]

@ Beitrag:
Warum stellst du solche Fragen? Warum willst du das so genau wissen?

 

[Bunny_Joe]

Ok dann frage ich was.Ich habe ja gelesen das mit jedem Shrink ein Wafer teurer wird.Wird es also bei jeder Fertigung teurer und die Techniken machen die da auch was.Und die kosten gehen ja an die wo Ware Entwickeln als wie AMD und co.Diese geben es ja dann an die Kunden weiter also an uns. Oder sind die Kosten wo steigen mehr für AMD und co und nicht eher an uns?

Das betrifft mich nicht direkt, da wir nicht im Nanometerverfahren fertigen.

Aber ich kann dir ja mal versuchen zu erklären, woher die steigenden Kosten der Großen Chiphersteller kommen.

1. Die Fertigung der Wafer.

Jedes mal, wenn ein neues Fertigungsverfahren genutzt wird, wird in der Regel auch ein höherer Preis dafür verlangt.

Was auch zum Teil gerechtfertigt ist.
Es wird immer aufwendiger die Maschinen herzustellen und die Abläufe so zu optimieren, sodass immer kleinere Strukturen hergestellt werden können. Die Fabriken kosten entsprechend immer mehr. Eine moderne EUV WaferFab kostet glaub ich gern mal über 10 Milliarden USD. Diese Kosten holt man über den Waferpreis ein.

2. Die Chips werden immer größer.

Hier mal ein Beispiel: Geforce 8 (2007) vs Geforce 30 (2020)

Geforce 8-Serie:

Geforce 30-Serie:

Eine Geforce 8800 Ultra hat den G80 Chip mit 484 mm²
Eine RTX 3090 hat den GA102 Chip mit 628 mm²

Über https://caly-technologies.com/die-yield-calculator/ kann man die Ausbeute ausrechnen.

G80

GA102

Ich weiß es werden die defekten Chips als teildeaktivierte Varianten verkauft, dennoch beschränken wir uns nur auf die guten Chips für dieses Beispiel.

G80: 88 gute Chips
GA102: 58 gute Chips

Bei gleichem Defektaufkommen schwankt also die Ausbeute mit der Größe eines Chips.

Wenn man jetzt aus der ersten Tabelle sich noch die Preise für die Wafer hinzuzieht, dann haben wir für die 90nm Fertigung einen Preis pro Wafer von 1650 USD.
Bei der 7nm(=8nm) Fertigung sind wir bei 9346 USD.

So haben wir also:

Chip	G80	GA102
$ pro Wafer	1650	9346
gute Chips p.W.	88	58
$ pro Chip	18,75	161,14

Ein Preisanstieg von x8,6! Nur um den Chip zu fertigen.
Dass die Kühllösung sehr viel mehr Leisten muss bei einer RTX 3090, macht das Ganze auch nicht billiger.
RTX 3090: 350W
8800 Ultra: 180W


3. Das Design eines Chips ist sehr viel teurer.

Das Bild spricht für sich.


Diese 3 Punkte führen zu immer teurerer Hardware:
1. Sehr viel teurere Maschinen/Fabriken
2. Größere Chips
3. Chipentwicklungskosten steigen exponentiell.

naja und:
+4. Mining durch Cryptoboom(betrifft nur GPUs)

 

[wolve666]

Ich versteh bei solchen Artikeln nur Bahnhof Aber finde den Artikel trotzdem interessant und gut geschrieben

 

[Bunny_Joe]

@Beitrag
Ich kann dir nichts zu Preiszusammenstellung unserer Chips sagen, da ich es selbst nicht weiß.

 

[BaserDevil]

Aha, ein Bild von tomshardware geklaut. Die Tabelle soll auf extrahierten Daten von TSMC beruhen, TSMC und alle anderen geben nie solche Zahlen raus. Niemals. Nehmt die Zahlen bloss nicht für bare Münze. Das sind Mutmaßungen und Schätzungen an Hand von Geschäftszahlen und dann wird da kräftig reininterpretiert was geht. Das Einzige was man entnehmen kann ist ein allgemeiner Trend den auch jeder schon vorher kennt.
Das jede Fertigungsstufe teurer wird ist Allgemeinwissen. Dennoch wird es pro Transistor runtergebrochen immer billiger. Nur in erster Linie bestimmt das Produkt und die Anforderung des Kunden welche Fertigungstechnologie zum Einsatz kommt und noch viel mehr was da dran hängt. Das gesamte Gebilde bestimmt den Preis. Und niemand weiß welche Anforderung Kunde A im Vergleich zu Kunde B hat und deshalb es für Kunde A teurer wird im Vergleich zu Kunde B. Auch müssen die Dies nicht unbedingt immer größer werden.
Um das einmal krass dazustellen kann man zwischen Logik und Speicherfertigung unterscheiden. Beim Speicher wird jeder Shrink zur Kostenreduzierung verwendet. Entweder wird der Die direkt kleiner oder es passen mehr Speicherzellen pro Die in die Fläche und das alles auf den Wafer gesehen. In beiden Fällen Kostenreduzierung. Bei Logik wird jeder Shrink vorwiegend dafür genutzt um mehr Funktionen auf gleicher Fläche unterzubringen. Also die Funktionalität des Produktes wird erhöht. Das reduziert in erster Linie nicht die Kosten.

 

[latiose88]

Oh das ist ja hart. Bei cpus ist es jedoch weniger software die die preise erhöht. Gehe mal bei den rzyen und threadripper davon aus das es da die menge der chips ist. Also sprich die mainstream ja 2 und die threadripper 4 chips. Weil ja die cpus beim preis ebenso angestiegen sind trotz kleiner wafer fläche pro chip. Was treibt denn da sonst noch den preis so hoch?

 

[rentex]

Erst neulich ein paar Dokus zu ASML und Zeiss geschaut. Es ist echt nicht zu fassen dass das überhaupt funktioniert.

Das Wunder der Technik. Für uns Alltag, im Grunde aber eine unvorstellbare Leistung der Entwickler, Ingenineure und Techniker.
Danke an alle Beteiligten und Firmen.

 

[Bunny_Joe]

Was treibt denn da sonst noch den preis so hoch?

Kapitalismus
AMD könnte den 5950X auch zu 400€ mit Profit verkaufen, aber wozu? Für 700€ geht der ja auch weg.

 

[=dantE=]

Klasse geschrieben.
Hervorragend für den heutigen Morgentee.

… und während ich hier auf dem Smartphone tippel, bin ich heute, genauso wie damals, fasziniert, dass eine ausreichende Anzahl an „Aus‘“ und „Ein‘s“ das verarbeitet, was ich euch mitteilen möchte.

(einige Milliarden in meiner Hand …. immer noch unfassbar)

Gruß,
=dantE=