perfekt!57
Commodore
- Registriert
- Feb. 2003
- Beiträge
- 4.207
gibt es seit ein paar Stunden im Netz. CB wird sicher auch eine eigene und ausführliche Meldung machen. Bis dahin aber ruhig mal hier erste Eindrücke.
Zitat
"Auffälligste Änderung ist die Anzahl der rot markierten Flächen im Decoding Teil des Kerns. Chip-Architect hat diese im ursprünglichen Kern des Athlon 64 bereits als Microcode ROMs identifiziert. Sie enthalten die Informationen, wie sich die x86 CISC Befehle in die internen Micro Ops übersetzen. Im 130 nm Kern sowie im 90 nm Kern sind offensichtlich 3 getrennte Flächen vorhanden, entsprechend der Anzahl der ursprünglich vorhandenen drei parallelen Befehlsdecoder. Im Bild des 65 nm Kerns findet man nun an gleicher Stelle jedoch vier gleichartige Flächen. Dies könnte ein Indiz dafür sein, dass der 65 nm vier Microcde ROMs und damit vier parallele Befehlsdecoder bekommt.
Sinn machen würde diese Veränderung jedoch nur dann, wenn auch die Anzahl der Ausführungseinheiten vergrößert würde. Leider lassen sich diese nicht ganz so leicht wie Speicherbereiche auf dem Photo identifizieren. Eine Möglichkeit wäre beispielsweise eine Erweiterung der bisherigen FPU. Dies würde sich mit früheren Indizien decken, die schon eine Verdopplung der Gleitkommaleistung des Athlon 64 Kerns von 2 auf 4 doppelt genaue Berechnungen pro Takt angedeutet hatten. Damit würde es sich dann schon um den ersten "echten" Nachfolger des heutigen K8 Kerns, den K8L, handeln.
Interessant ist auch die Betrachtung des L2 Caches. Bei einer oberflächlichen Betrachtung würde man denken, dass sich aufgrund ähnlicher Proportionen der L2 Cache Fläche bei bisherigen Cores und dem 65 nm Core sich hier nichts großes getan hat, sodass man zunächst dem Textfeld im Die Foto keine besondere Bedutung schenkt. Wie Communitymitglied Dresdenboy nun festgestellt hat, müsste die Anzahl der Cache Blöcke, die nicht von diesem Textfeld verdeckt wird, der Gesamtanzahl der Cacheblöcke eines bisherigen 1 MB L2 Caches entsprechen. In diesem Fall gäbe auch dieses Textfeld Raum für Spekulationen: Verdeckt es eventuell einen bereits implementierten L3 Cache basierend auf der Z-RAM Technologie? Die Positionierung würde durchaus dafür Sinn machen."
http://www.planet3dnow.de/cgi-bin/newspub/viewnews.cgi?id=1144236179
Erläuterungen zu Z-RAM: https://www.computerbase.de/news/prozessoren/amd-lizenziert-z-ram-fuer-groessere-caches.15242/
"Der kalifornische Prozessor-Hersteller AMD hat Innovative Silicons auf der SOI-Technologie basierende Z-RAM-Technologie (zero capacitor – kein Kondensator) für zukünftige Prozessoren lizenziert. Im Gegensatz zum derzeit für den Cache verwendeten SRAM soll Z-RAM vier- bis fünfmal dichter sein und weniger Leistung aufnehmen.
Auch verglichen mit herkömmlichem DRAM soll Z-RAM immernoch die doppelte Dichte aufweisen. Möglich wird dies durch den Verzicht auf die bei DRAM zusätzlich zu jedem Transistor benötigten Kondensatoren zum Speichern der Informationen. Bei Z-RAM wird statt dessen die Kapazität der obersten Schicht des Substrats als Speicher genutzt. Durch ihre Simplizität soll Innovative Silicons neue Technologie zudem besser als Konkurrenztechnologien skalieren.
Sollten die internen Tests mit 90- und 65-nm-Chips positiv verlaufen, könnte AMD durch den Einsatz von Z-RAM auf einen Schlag signifikant den Cache der eigenen Prozessoren vergrößern und gleichzeitig wertvollen Platz sparen – Konkurrent Intel müsste hierzu die eigene Produktion erst auf SOI umstellen, was man bislang als unnötig erachtete. Wann die ersten Prozessoren auf Basis der neuen Technologie erscheinen, wollte AMD indes noch nicht verraten und gab zu bedenken, dass die Einführung nicht nur vom Reifegrad der Technologie, sondern auch von den eigenen Produktplänen abhängig sei."
Könnte sogar passen, oder?
Mal sehen, was Bokill noch alles Neues weiss nachher.
.
Zitat
"Auffälligste Änderung ist die Anzahl der rot markierten Flächen im Decoding Teil des Kerns. Chip-Architect hat diese im ursprünglichen Kern des Athlon 64 bereits als Microcode ROMs identifiziert. Sie enthalten die Informationen, wie sich die x86 CISC Befehle in die internen Micro Ops übersetzen. Im 130 nm Kern sowie im 90 nm Kern sind offensichtlich 3 getrennte Flächen vorhanden, entsprechend der Anzahl der ursprünglich vorhandenen drei parallelen Befehlsdecoder. Im Bild des 65 nm Kerns findet man nun an gleicher Stelle jedoch vier gleichartige Flächen. Dies könnte ein Indiz dafür sein, dass der 65 nm vier Microcde ROMs und damit vier parallele Befehlsdecoder bekommt.
Sinn machen würde diese Veränderung jedoch nur dann, wenn auch die Anzahl der Ausführungseinheiten vergrößert würde. Leider lassen sich diese nicht ganz so leicht wie Speicherbereiche auf dem Photo identifizieren. Eine Möglichkeit wäre beispielsweise eine Erweiterung der bisherigen FPU. Dies würde sich mit früheren Indizien decken, die schon eine Verdopplung der Gleitkommaleistung des Athlon 64 Kerns von 2 auf 4 doppelt genaue Berechnungen pro Takt angedeutet hatten. Damit würde es sich dann schon um den ersten "echten" Nachfolger des heutigen K8 Kerns, den K8L, handeln.
Interessant ist auch die Betrachtung des L2 Caches. Bei einer oberflächlichen Betrachtung würde man denken, dass sich aufgrund ähnlicher Proportionen der L2 Cache Fläche bei bisherigen Cores und dem 65 nm Core sich hier nichts großes getan hat, sodass man zunächst dem Textfeld im Die Foto keine besondere Bedutung schenkt. Wie Communitymitglied Dresdenboy nun festgestellt hat, müsste die Anzahl der Cache Blöcke, die nicht von diesem Textfeld verdeckt wird, der Gesamtanzahl der Cacheblöcke eines bisherigen 1 MB L2 Caches entsprechen. In diesem Fall gäbe auch dieses Textfeld Raum für Spekulationen: Verdeckt es eventuell einen bereits implementierten L3 Cache basierend auf der Z-RAM Technologie? Die Positionierung würde durchaus dafür Sinn machen."
http://www.planet3dnow.de/cgi-bin/newspub/viewnews.cgi?id=1144236179
Erläuterungen zu Z-RAM: https://www.computerbase.de/news/prozessoren/amd-lizenziert-z-ram-fuer-groessere-caches.15242/
"Der kalifornische Prozessor-Hersteller AMD hat Innovative Silicons auf der SOI-Technologie basierende Z-RAM-Technologie (zero capacitor – kein Kondensator) für zukünftige Prozessoren lizenziert. Im Gegensatz zum derzeit für den Cache verwendeten SRAM soll Z-RAM vier- bis fünfmal dichter sein und weniger Leistung aufnehmen.
Auch verglichen mit herkömmlichem DRAM soll Z-RAM immernoch die doppelte Dichte aufweisen. Möglich wird dies durch den Verzicht auf die bei DRAM zusätzlich zu jedem Transistor benötigten Kondensatoren zum Speichern der Informationen. Bei Z-RAM wird statt dessen die Kapazität der obersten Schicht des Substrats als Speicher genutzt. Durch ihre Simplizität soll Innovative Silicons neue Technologie zudem besser als Konkurrenztechnologien skalieren.
Sollten die internen Tests mit 90- und 65-nm-Chips positiv verlaufen, könnte AMD durch den Einsatz von Z-RAM auf einen Schlag signifikant den Cache der eigenen Prozessoren vergrößern und gleichzeitig wertvollen Platz sparen – Konkurrent Intel müsste hierzu die eigene Produktion erst auf SOI umstellen, was man bislang als unnötig erachtete. Wann die ersten Prozessoren auf Basis der neuen Technologie erscheinen, wollte AMD indes noch nicht verraten und gab zu bedenken, dass die Einführung nicht nur vom Reifegrad der Technologie, sondern auch von den eigenen Produktplänen abhängig sei."
Könnte sogar passen, oder?
Mal sehen, was Bokill noch alles Neues weiss nachher.
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(Lexikon-Link korrigiert)
^^
