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NewsEpyc mit Zen 6: AMDs Zen-6c-Server-CCD hat sogar 33 statt 32 Kerne
AMD Epyc 9006 erscheint mit Zen 6 und Zen 6c. Beide Serien setzen dabei maximal acht Core Complex Dies (CCD) auf einem Package ein. Statt vormals 8 bietet der neue Zen-6-CCD nun 12 Kerne, beim neuen Zen-6c-CCD sind maximal 32 statt vormals 16 Kerne aktiv. Doch aktiv ist das Stichwort: Eigentlich bietet der CCD sogar 33 Cores.
Das könnte wirklich auf einen völlig anderen Aufbau hindeuten - eigentlich sogar Zwangsweise, denn ansonsten wäre es sicher nicht egal, welcher Kern deaktiviert wird - es geht sich wohl nur mit einer Art Ring/Doppelring aus und dazwischen liegendem Cache oder so - spannend
Ich bin gespannt auf Die-Shots die zeigen, wie 33 Kerne arrangiert sind.
Mit 128 MB L3 für einen Zen 6c Chiplet hatte ich nicht gerechnet. Damit ist das jetzt pro Kern so viel wie bei Zen 6. Wie viel vom Platz wohl rein für Cache drauf geht?
Ich kann mir das sehr gut vorstellen, denn die 33-Kern CCDs sind offensichtlich breiter als die 12-Kerner, werden aber mit dem gleichen IOD verbunden. Das heißt also, dass das Interface zum IOD nicht über die volle Breite des CCD gehen kann, sondern etwa 3 Kerne breit sein könnte.
Der 33. Kern würde also neben dem Interface zum IOD im CCD liegen und damit im Package direkt an den IOD grenzen.
Di vierte Reihe Kerne wäre also generell da wo bei den 12-Kernern das Dummy-Silizium neben dem CCD ist.
Ich kann mir das sehr gut vorstellen, denn die 33-Kern CCDs sind offensichtlich breiter als die 12-Kerner, werden aber mit dem gleichen IOD verbunden. Das heißt also, dass das Interface zum IOD nicht über die volle Breite des CCD gehen kann, sondern etwa 3 Kerne breit sein könnte.
Auch hier suggeriert AMD wieder, dass beide CCDs unterschiedliche Interfaces haben.
Ich interpretiere die gegenüberliegenden Kästchen an CCD und IOD Mal als 256 bit Port. So hätte dass Zen 6 dense CCDs 5 Ports und das Zen 6 classic CCD 3 Ports.
Das Strix Halo CCD:
Beim Zen 6 dense CCD muss das Interface entsprechend dem Halo CCD umgesetzt sein.
Bleiben Kerne + Cache, Test/Debug und SMU & Power Management für den Rest des Dies zu arrangieren.
Eine 3 x 11 wäre, so wie ich es mir vorstelle ebenso wie der Strix Halo aufgebaut. Test/Debug und SMU & Power Management unter dem 3 x 11 Feld mit den Kernen
Bei 4 x 9 wäre als 4 x 8 Feld mit einer 9. Reihe aus dem 33. Kern, Test/Debug, SMU und Power Management aufgebaut.
Bei 5 x 7 wäre als 5 x 6 Feld mit einer 7. Reihe aus den Kernen 31 bis 33, Test/Debug, SMU und Power Management aufgebaut. Aber das wäre nur denkbar wenn das Verhältnis von Breite/Höhe der Kerne sich deutlich ändern würde.
Ich interpretiere die gegenüberliegenden Kästchen an CCD und IOD Mal als 256 bit Port. So hätte dass Zen 6 dense CCDs 5 Ports und das Zen 6 classic CCD 3 Ports.
Ich sehe 4 Ports, nicht 5? Aber ja du hast recht, das sieht tatsächlich nach unterschiedlichen Interfaces aus. Passt aber zu meiner Augenmaß-Schätzung, dass beim Dense CCD ein Drittel mehr passt, nur scheint das dann ein vierter Port zu sein...
ETI1120 schrieb:
Bei 4 x 9 wäre als 4 x 8 Feld mit einer 9. Reihe aus dem 33. Kern, Test/Debug, SMU und Power Management aufgebaut.
Aber ja du hast recht, das sieht tatsächlich nach unterschiedlichen Interfaces aus. Passt aber zu meiner Augenmaß-Schätzung, dass beim Dense CCD ein Drittel mehr passt, nur scheint das dann ein vierter Port zu sein...
Ich bin gespannt, wie hart sich am Ende des Tages Illustrationen und echter Die-Shot voneinander unterscheiden wird.
AMD hat diesmal wirklich ungewohnt viel getan, um Details zu verschleiern.
Oder die Marketingabteilung hat nicht die Entwicklungsabteilung nach Illustrationen gefragt (oder die Entwicklungsabteil hat nicht geliefert), sondern hat einfach die bekanntzugebenden Daten an eine KI uebergeben, und ihr gesagt: Illustrier das mal.
Oder die Marketingabteilung hat nicht die Entwicklungsabteilung nach Illustrationen gefragt (oder die Entwicklungsabteil hat nicht geliefert), sondern hat einfach die bekanntzugebenden Daten an eine KI uebergeben, und ihr gesagt: Illustrier das mal.
So sieht vor allem das eine Bild des ganzen Chips aus. Genau sowas erwarte ich da, jeder Chiplet komplett anders ohne irgendwas halbweg realistischem. Ich meine: Was ist das? Offizielles Herstellerbild!!
@Volker Bei dem ist das wirklich gut denkbar, selten SK etwas absurdes gesehen...
...aber die riesigen Venice-Banner hatten solche Probleme ja nicht und waren todschick.
Wenn das Bild vom Prozessor - in der Hand gehalten - echt ist, dann ist es mittlerweile echt beeindruckend, dass so viele Chiplets miteinander kombiniert werden können. Bzw. auch wieviel Arbeit (oder Ersparnis?) man sich macht ein paar Prozessorkomponenten auf winzige Chiplets aufzuteilen.
Jetzt sollte es auch dem Letzten klar sein, dass ein monolithischer Die dieser Größe nicht zu produzieren wäre oder man bekommt eben nur 2-3 100% funktionierende pro Wafer.
Wenn das Bild vom Prozessor - in der Hand gehalten - echt ist, dann ist es mittlerweile echt beeindruckend, dass so viele Chiplets miteinander kombiniert werden können.
In der Hinsicht ist Venice ja sogar ein Rückschritt mit seinen maximal 10 bzw 18 Dies (2 IOD, 8 CCD und bei Venice-X 8 V-Cache-Dies). Turin Classic kam auf bis zu 17 (1 IOD und 16 CCD) und bislang war AMDs Rekordhalter bei CPUs der Genoa-X 9684X mit 25 Dies (1 IOD, 12 CCD und 12 V-Cache).
Eine Folge des neuen Packagings bzw Interfaces zwischen IOD und CCD, wodurch alle CCD direkt an den IOD grenzen müssen und nicht mehr in mehreren Reihen im Package liegen können.
