News Epyc mit Zen 6: AMDs Zen-6c-Server-CCD hat sogar 33 statt 32 Kerne

[ETI1120]

In der Hinsicht ist Venice ja sogar ein Rückschritt mit seinen maximal 10 bzw 18 Dies (2 IOD, 8 CCD und bei Venice-X 8 V-Cache-Dies). Turin Classic kam auf bis zu 17 (1 IOD und 16 CCD) und bislang war AMDs Rekordhalter bei CPUs der Genoa-X 9684X mit 25 Dies (1 IOD, 12 CCD und 12 V-Cache).

Das Packaging von Venice spielt in einer ganz anderen Liga. Das Zählen der Chiplets sagt nur wenig aus.

So wie gestern gesagt wurde werden auch die CCDs per Siliziumbrücke an das IOD angeschlossen. Also kommt bei Venice noch einiges an Komplexität dazu. Die Siliziumbrücken müssen korrekt im Fanout plaziert werden und dann müssen die einzelnen Dies auf Siliziumbrücken und Fanout korrekt plaziert werden. Was alleine schon wegen des geringeren Pitches herausfordernder ist.

Die Cache-Dies spielen zudem für die Komplexität beim Packaging keine Rolle, da sie schon vorab auf den Dies platziert werden.

Dieses Panel hat ASE neulich gezeigt. Es zeigt Blöcke mit zwei zentralen Dies und 8 Chiplets außen herum. Auch die Sliuiumbrücken sind zu erkennen.

Auf das was AMD zu Venice SP7 gezeigt hat, passt es nicht ganz, denn die IOD stehen bei Venice über, hier scheinen die äußeren Chiplets über zu stehen.

Eine Folge des neuen Packagings bzw Interfaces zwischen IOD und CCD, wodurch alle CCD direkt an den IOD grenzen müssen und nicht mehr in mehreren Reihen im Package liegen können.

Du siehst das IMO falsch. Die Dies können jetzt sehr nahe platziert werden und es muss kein Abstand eingehalten werden um das Routing der Leiterbahnen hinzubekommen. Was im Umkehrscluss bedeutet, es ist mehr Fläche nutzbar.

Die Einschränkung ist, dass nur die Kontaktlinie der Dies untereinander für das Die to Die Interface nutzbar ist.

Ergänzung (Mittwoch um 12:41)

So sieht vor allem das eine Bild des ganzen Chips aus. Genau sowas erwarte ich da, jeder Chiplet komplett anders ohne irgendwas halbweg realistischem. Ich meine: Was ist das? Offizielles Herstellerbild!!

Anhang anzeigen 1776779

Es ist eine Farse. Es ist nicht nur so dass sich die CCDs untereinander und IOD untereinander unterscheiden.
Man sieht auch dieselben Strukturen auf CCDs und IODs.

Ergänzung (Mittwoch um 12:45)

Zu den 33 Kernen je CCD

Hier hatte @InstLatX64 von Anfang an den richtigen Riecher und ist nur eingeknickt als alle mit dem Gemälde von AMD zum Zen 6 dense CCD argumentiert haben.

Bei den ersten Leaks zu Zen 7 war auch von einem CCD mit 33 Kernen die Rede.

 

[stefan92x]

Das Packaging von Venice spielt in einer ganz anderen Liga. Das Zählen der Chiplets sagt nur wenig aus.

Absolut, darauf wollte ich mit meinem Hinweis ja auch anspielen, dass die reine Anzahl der Chiplets hier nicht das beeindruckende ist.

Du siehst das IMO falsch. Die Dies können jetzt sehr nahe platziert werden und es muss kein Abstand eingehalten werden um das Routing der Leiterbahnen hinzubekommen. Was im Umkehrscluss bedeutet, es ist mehr Fläche nutzbar.

Die Einschränkung ist, dass nur die Kontaktlinie der Dies untereinander für das Die to Die Interface nutzbar ist.

Ich glaube wir sehen das schon beide gleich, haben nur auf unterschiedliche Aspekte fokussiert. Ist natürlich richtig, dass jetzt kein Abstand mehr gehalten werden muss, aber um den ging es mir auch gar nicht, sondern um die nicht mehr mögliche zweite/dritte Reihe CCDs neben dem IOD, was zu weniger CCDs als vorher zwingt.

 

[ETI1120]

Ich glaube wir sehen das schon beide gleich,

Mit Deiner aktuellen Antwort ja.

haben nur auf unterschiedliche Aspekte fokussiert. Ist natürlich richtig, dass jetzt kein Abstand mehr gehalten werden muss, aber um den ging es mir auch gar nicht, sondern um die nicht mehr mögliche zweite/dritte Reihe CCDs neben dem IOD, was zu weniger CCDs als vorher zwingt.

Wenn man alle CCDs gleich anschließen will ja. Und das will man.

AMD hat einen Patenantrag eingereicht bei dem die erste und die zweite Reihe anders angeschlossen werden. Das kann natürlich nur mit zwei Typen von Chiplets funktionieren, ...

 

[Nagilum99]

Vielmehr ist es bei Prozessoren mit wachsender Kernanzahl sogar die Regel geworden. Ist ein Chip defekt, dieser Defekt aber durch das Deaktivieren eines Kerns zu umgehen, kann der Chip trotzdem verwendet werden. Genau so verfährt AMD jetzt beim neuen Zen-6c-CCD.

Tatsächlich ist das bei manchen Serien schon sehr lange so. Die IBM Power (die aber generell viel weniger Kerne haben) z.B. haben das schon sehr lange.
Bei Intel und AMD ist das noch realtiv jung und wohl ein Zeichen dafür, dass der Absatz von CPUs der maximalen Ausbaustufe so groß ist, dass das einfache "degradieren" beim binning die wirtschaftlich schlechtere Option ist. Oder die Ausbeute an voll funktionsfähigen Chips is generell nicht so gut.

Spannender an dem Punkt ist eigentlich: Die bei kleinen Kernen früher üblichen "gruppencaches" lassen sich damit nicht mehr realisieren. Alle Kerne müssen privaten und dann komplett geteilten Cache haben, weil sonst Ungleichgewicht entstünde. Das macht den NUMA-Aufbau allerdings deutlich einfacher.

 

[SweetOhm]

"einer ist immer mindestens Reserve bzw. dafür vorgesehen, einen Chipdefekt zu kompensieren"

Weshalb wird der nicht aktiviert und erst im Ernstfall (Defekt) deaktiviert ?

 

[PS828]

@SweetOhm weil man dann eine eigene SKU aufsetzen müsste deren nachfrage man nicht Bedienen kann zudem sind die yields warscheinlich nicht ganz so hoch dass das überhaupt sich rechnen würde

 

[semporn]

Das Packaging von Venice spielt in einer ganz anderen Liga. Das Zählen der Chiplets sagt nur wenig aus.

So wie gestern gesagt wurde werden auch die CCDs per Siliziumbrücke an das IOD angeschlossen. Also kommt bei Venice noch einiges an Komplexität dazu. Die Siliziumbrücken müssen korrekt im Fanout plaziert werden und dann müssen die einzelnen Dies auf Siliziumbrücken und Fanout korrekt plaziert werden. Was alleine schon wegen des geringeren Pitches herausfordernder ist.

Das galt meine ich bereits beim Erscheinen von Strix Halo als gesichert. Zumindest die Gerüchteküche ist sich sicher gewesen, dass das ein Testballon war für die nächste Zen-Generation. Fand dieses Video hierzu ziemlich interessant:

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Vielleicht kann mir jemand mal eine dumme Frage beantworten:
Wofür sind diese kleinen zusätzlichen Dies oben und unten?
Die schmalen Dies zwischen den CCD sind bei den Zen6 höchstwahrscheinlich Dummys für eine glatte Auflagefläche (sie sind bei den Zen6c CCD ja auch nicht vorhanden). Bei den kleinen kann ich den Sinn aber nicht sehen

 

[PS828]

höchstwahrscheinlich Dummys für eine glatte Auflagefläche

Das wird es wohl aber sein schätze ich mal. Denn so kann der IHS drüber besonders eben abschließen was bei der großen Fläche die Verspannung reduziert und gleichzeitig ein schönes Wärmeübertragungsregime bildet

 

[stefan92x]

Auch hier suggeriert AMD wieder, dass beide CCDs unterschiedliche Interfaces haben.

Wir beide haben vor Monaten ja auch schon intensiv diskutiert, ob die beiden CCDs die gleiche Shoreline haben müssen oder nicht, damit sie am gleichen IOD angeschlossen werden können. Wir waren uns damals einig, dass das so sein müsste, aber haben unterschiedliche Folgerungen gezogen. Für dich war es ein Argument für die klare Trennung von Classic vs Dense zwischen SP8 und SP7, während ich behauptet habe, man könne die CCDs passend auf gleiche Breite designen.

Falsch lagen wir letztlich beide, die Lösung mit der unterschiedlichen Anzahl IF-Ports, die bei der unterschiedlichen Breite der CCDs genutzt werden können, ist da auch elegant. Es führt uns aber in Bezug auf Ryzen nochmal zu der spannenden Frage: Wie viele Ports pro CCD wird der Ryzen-IOD unterstützen?

Ich habe damals noch den Vergleich zu aktuellen Lösungen gezogen, wo die CCDs schon zwei Ports haben, aber nur in ausgewählten Epycs mit beiden angebunden wird. Meine These war damals schon, dass Ryzen weniger breit angebunden wird als Epyc, damit der Ryzen IOD schmaler sein kann als zwei CCD nebeneinander. Wenn ich jetzt drei Ports sehe am 12-Kern-CCD, dann halte ich plötzlich zwei genutzte bei Ryzen für sehr plausibel.

Da wäre dann das Verhältnis aus Speicherbandbreite zu CCD-Anbindung auch ungefähr gleich, ist doch der RAM im Desktop absehbar langsamer als im Server (12800 MT/s schafft man auch mit CUDIMM nicht, ein Drittel weniger wäre ja so der Bereich um 8500 MT/s). Allerdings hat SP7 auch noch zwei Kanäle pro CCD, die großen Ryzen werden nur einen haben. Demnach könnte sogar ein Port pro CCD schnell genug sein.

So oder so hat AMD aber sicher Möglichkeiten, mit der CCD-Anbindung zu "spielen" und angemessen kleine IODs zu produzieren, ohne die komplette Shoreline der CCD ausfüllen zu müssen

 

[ETI1120]

Wir beide haben vor Monaten ja auch schon intensiv diskutiert, ob die beiden CCDs die gleiche Shoreline haben müssen oder nicht, damit sie am gleichen IOD angeschlossen werden können. Wir waren uns damals einig, dass das so sein müsste, aber haben unterschiedliche Folgerungen gezogen. Für dich war es ein Argument für die klare Trennung von Classic vs Dense zwischen SP8 und SP7, während ich behauptet habe, man könne die CCDs passend auf gleiche Breite designen.

Ja ich weiß.
Ich lag bei Venice in 3 Punkten falsch:

• AMD verwendet auch bei der Verbindung CCD zu IOD Siliziumbrücken
• AMD setzt auf dem CCD auf eine Meshtopology.
• SP8 und SP7 können beide CCDs einsetzen.

Dass SP8 und SP die dense und classic CCD unterstützen ist nicht trivial. Somit müssen die Shorelines von allen IODs und den beiden CCDs haarklein abgestimmt sein.

Aber klar aus Sicht des Portfolios ist das nachvollziehbar.

Falsch lagen wir letztlich beide, die Lösung mit der unterschiedlichen Anzahl IF-Ports, die bei der unterschiedlichen Breite der CCDs genutzt werden können, ist da auch elegant.

Es ist aufwändig das hinzubekommen und die Fertigung hat es in sich.

Es führt uns aber in Bezug auf Ryzen nochmal zu der spannenden Frage: Wie viele Ports pro CCD wird der Ryzen-IOD unterstützen?

Eine Frage ist spanneder, warum wurde bei den Deals mit den OSAT für Venice und nicht auch Olympic Ridge erwähnt?

• Weggelassen weil die Presse vor allem Venice interessiert.
• noch nicht vereinbart
• Olympic Ridge kommt ohne Siliziumbrücke

Wenn man den Bilder glauben schenkt sind es 3 Port bei den classic CCDs. Mein Typ der IOD verwendet 2x2 Ports. Aber meine Erfolgsquote beim Tippen, .

Ich habe damals noch den Vergleich zu aktuellen Lösungen gezogen, wo die CCDs schon zwei Ports haben, aber nur in ausgewählten Epycs mit beiden angebunden wird. Meine These war damals schon, dass Ryzen weniger breit angebunden wird als Epyc, damit der Ryzen IOD schmaler sein kann als zwei CCD nebeneinander.

Ob es die Breite ist, keine Ahnung. Aber die Switches und die SERDES benötigen Die Fläche und AMD wollte nicht so viel ausgeben. Auch waren die alten IFoP Links nicht sonderlich flexibel was das ein und ausschalten angeht.

Wenn ich jetzt drei Ports sehe am 12-Kern-CCD, dann halte ich plötzlich zwei genutzte bei Ryzen für sehr plausibel.

Da wäre dann das Verhältnis aus Speicherbandbreite zu CCD-Anbindung auch ungefähr gleich, ist doch der RAM im Desktop absehbar langsamer als im Server (12800 MT/s schafft man auch mit CUDIMM nicht, ein Drittel weniger wäre ja so der Bereich um 8500 MT/s). Allerdings hat SP7 auch noch zwei Kanäle pro CCD, die großen Ryzen werden nur einen haben. Demnach könnte sogar ein Port pro CCD schnell genug sein.

Mit 8500 MT/s komme ich auf 68 GB/s je DIMM und 136 GB/s insgesamt.

Bei einem Port mit 256 bit und 2 GHz komme ich auf 64 GB/s.

Das ist ein bisschen wenig und geht nur bei 2 CCDs und symetrischer Lastverteilung einigermaßen auf.
Mit IFAP kann AMD die Links heruntertakten, falls weniger Leistung benötigt wird. oder einen ausschalten.

So oder so hat AMD aber sicher Möglichkeiten, mit der CCD-Anbindung zu "spielen" und angemessen kleine IODs zu produzieren, ohne die komplette Shoreline der CCD ausfüllen zu müssen

Es kommt auch darauf an was alles AMD ins IOD packen will.