News Epyc „Venice“ delidded: Nackte Zen-6-CPU dürfte auch die Zukunft von Ryzen zeigen

[Volker]

Zur CES 2026 hat AMD die neue Server-CPU Venice mit Zen-6-Kernen erstmals nackt gezeigt. Dabei bestätigt das Unternehmen die Verwendung von zwei IO-Dies, an die acht CPU-Chiplets direkt angeflanscht werden. Das wurde bei Strix Halo seit einem Jahr getestet. Die nächsten Ryzen dürften auch drauf setzen.

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[Eagle-PsyX-]

Dass das Packaging in Zukunft eine größere Rolle spielen wird war klar, jetzt zeigen sich auch immer mehr Produkte die das verdeutlichen. Weiter so, ich bin gespannt wie das Endprodukt wird.

Vielleicht können wir in der nächsten Runde unsere HPC-Server von NVIDIA auf AMD endlich umstellen.

 

[Nitschi66]

Die nächsten Ryzen dürfen auch drauf setzen.

Wenn hier der Konjunktiv gewollt ist, fehlt ein "t".

 

[dualcore_nooby]

@Volker ryzen 1000 oder 10000?

 

[lowrider20]

Nice! Sowas würde mir auch als nicht funktionstüchtiges Exemplar gefallen.

 

[Jan]

@Volker ryzen 1000 oder 10000?

@Volker schläft in Vegas hoffentlich noch... ;-) Ist korrigiert (war auch meine eigene Ferkelei...)

 

[CyrionX]

*erledigt.

 

[CDLABSRadonP...]

Das Bild (und das entsprechende von MI, wird hier ja auch zum Schluss gezeigt) war für mich gestern auf jeden Fall das Highlight der AMD-Präsentation.

 

[coxon]

(war auch meine eigene Ferkelei...)

Ich schänke dem lieben Jan mal einen Kaffee in seine darkmode CB Tasse ein. ☕

 

[Jan]

Erstmal einen machen... Aber, hey, auf geht's!

 

[Palitore]

Irre, wie groß die sind ...

 

[RaptorTP]

Also, der Plan ist doch eine richtig schnelle APU. Dann kann man das gesparte Geld für die Graka in RAM investieren Muss keinen 12VHPWR Stecker nutzen und da würde sich eine AiO mal so richtig lohnen.

😎
Schön ITX und den 420er Radiator der AiO als "MORA" nutzen xD

Bin gespannt was aus AM6 wird und hoffe natürlich das AM5 weiterhin beliefert wird.

 

[Rockstar85]

Zen6 könnte spannend werden, vor allem mit Blick aufs Intel.

AMD baut scheinbar im Server seine Position aus und Ryzen 10K wird sicher auch gut angenommen werden. Im mobile zeigt Panther was geht, leider kommt er nicht in den Desktop. Also hat Intel höchstens gleich gezogen.
Ich hoffe Ende 2026 kommt dann zen6 und die Preise für DDR5 sind nicht mehr so bekloppt. Das wird aber auch Intel hat Treffen, also schauen wir Mal

 

[stefan92x]

Zwei neue Namen sind übrigens gestern auch noch aufgetaucht, die man auch hier hätte erwähnen können:
Zusätzlich zu den bereits bekannten MI455X (Rackscale AI) und MI430X (HPC) tauchte erstmals (zumindest soweit ich sehe) auch eine MI440X für 8-way AI auf (also für klassische Server mit 8 GPUs).

Als Partner zur MI430X war jetzt die Rede von Venice-X. Bislang stand das X bei Epyc immer für V-Cache. Nachdem es bei Zen 5 keine solche Variante gab, könnte es also bei Zen 6 wieder ein Comeback davon geben.

 

[CDLABSRadonP...]

Dadurch verschwinden die bisher langen Leitungen von jedem CCD zum IOD, die insbesondere den Stromverbrauch deutlich anheben.

Der bisherige Aufbau mit den SERDES fraß anteilig auch immer mehr Fläche. Ganz gut sieht man das am DIE-Shot der Turin-Dense-CCDs, die SERDES links oben im Bild nehmen den Raum von zwei der Zen5C-Cores ein:
https://www.pcgameshardware.de/scre...e-Shot-zeigt-Unterschiede-von-Zen-5c-pcgh.jpg
Das wird mit kleineren Nodes sicherlich noch schlimmer...

 

[ZFS]

Für mich die News des Tages! Danke dafür. Endlich steht fest, wie AMD mit dem IO-Die weiter verfährt. Vermutlich lassen sich noch viel mehr IO-Dies miteinander verbinden und möglicherweise enthalten diese auch den L3-Cache.

 

[fryya]

Sieht riesig aus oder das sind sehr, sehr kleine Hände ^^

 

[CDLABSRadonP...]

Als Partner zur MI430X war jetzt die Rede von Venice-X. Bislang stand das X bei Epyc immer für V-Cache. Nachdem es bei Zen 5 keine solche Variante gab, könnte es also bei Zen 6 wieder ein Comeback davon geben.

So habe ich das auch verstanden.

Ergänzung (Gestern um 10:56)

Für mich die News des Tages! Danke dafür. Endlich steht fest, wie AMD mit dem IO-Die weiter verfährt. Vermutlich lassen sich noch viel mehr IO-Dies miteinander verbinden und möglicherweise enthalten diese auch den L3-Cache.

Eher enthalten sie einen L4.

 

[stefan92x]

Vermutlich lassen sich noch viel mehr IO-Dies miteinander verbinden

Eher nicht. Bislang sind AMDs IOD so aufgeteilt, dass man "Nord/Süd" PCIe hat und Ost/West RAM-Controller. So einen Chip in der Mitte teilen ist relativ simpel, aber wenn man die Option schaffen will, Chiplets aneinanderzureihen, wird es sehr schnell sehr kompliziert und dieser Aufwand wird sich höchstwahrscheinlich nicht lohnen - noch mehr würde bedeuten, man müsste noch mehr neue und größere Sockel bauen.

und möglicherweise enthalten diese auch den L3-Cache.

Ziemlich sicher nicht. Der wäre zu weit weg von den Cores und damit zu langsam.

 

[foofoobar]

Bei Venice wird die neue Technologie, die ohne lange Leiterbahnen auf dem Fabric auskommt

Die "langen Leiterbahnen" sind nicht das primäre Problem, sondern die benötigten Schieberegister um in der "alten Welt" mit weniger Strippen zwischen den Dies auszukommen.

BTW: Mag jemand die Abmaße der Dies schätzen?