News High Bandwidth Flash: HBF soll 512 GB mit 3 TB/s verbinden

[PhiE]

SK Hynix und Sandisk konkretisieren ihre Pläne für High Bandwidth Flash. Der nun veröffentlichte Standard sieht Speicherstapel mit bis zu 512 GByte und einer Bandbreite von maximal 3 TByte/s vor. Über UCIe soll sich der NAND-basierte Speicher unmittelbar mit CPUs, GPUs und anderen Beschleunigern verbinden lassen.

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[Piak]

Also: Cache -> DRAM/HBM -> HBF -> SSD -> HDD -> Band.

Und für jedes extra Controller Chips, Lese und Schreib Möglichkeiten, wird langsam viel..

 

[CDLABSRadonP...]

Klingt für mich nach den vorherigen Plänen...

 

[LauneBaer86]

Technisch beeindruckend, aber wir haben doch eh schon Speichermangel 😭

 

[basix]

Also: Cache -> DRAM/HBM -> HBF -> SSD -> HDD -> Band.

Es gibt vermutlich noch weitere Segmentierungen

• Accelerator-[Cache -> HBM -> Local DRAM -> HBF] -> Host DRAM -> Local SSD -> Network SSD -> HDD -> Band.

HBF steht da ein wenig zwischen den Stühlen. Ist zwar sehr nahe an der GPU, aber die Latenz wird deutlich höher als bei DRAM sein.

 

[peru3232]

irgendwas stimmt da wohl nicht. Mit 3 TB/sek wäre der Speicher doch erheblich schneller als sogar 16 Kanäle DDR5/6 zusammen... Zugriffszeit wird so zwar keine genannt, aber mit entsprechendem Cache...

 

[aLanaMiau]

Direkte Anbindung? Betrifft das die gleiche "Fertigung", die auch für die RAM-Herstellung benutzt wird?
Falls nicht: Mal gucken wann die ersten "Office-PCs" dann ohne RAM ausgeliefert werden - die gierigen Consumer können ja den Hals einfach nicht voll genug bekommen!

 

[PhiE]

irgendwas stimmt da wohl nicht. Mit 3 TB/sek wäre der Speicher doch erheblich schneller als sogar 16 Kanäle DDR5/6 zusammen... Zugriffszeit wird so zwar keine genannt, aber mit entsprechendem Cache...

Deine Verwunderung ist berechtigt, aber Bandbreite ist eben nicht alles. 3TB/s sind schon korrekt, werden aber nur bei vielen parallelen Zugriffen erreicht. DRAM ist dagegen auch schnell bei vielen kleinen, beliebigen LEse- und Schreibzugriffen. Da kommt dann HBF nicht mehr mit. Außerdem ist die Latenz auf einem völlig anderem Niveau.

Beides hat daher seine Daseinsberechtigung.

 

[SSD960]

Zugriffszeit wird so zwar keine genannt,

Die Wahrheit liegt wahrscheinlich hier. Wird nicht so hoch sein. Aber trotzdem vermutlich ein interessanter Ansatz.

 

[Rickmer]

Es gibt vermutlich noch weitere Segmentierungen

• Accelerator-[Cache -> HBM -> Local DRAM -> HBF] -> Host DRAM -> Local SSD -> Network SSD -> HDD -> Band.

Und es gab auch noch die Optane Memory Module. Die waren wohl vor ihrer Zeit am Markt...

 

[FrozenPie]

Es gibt vermutlich noch weitere Segmentierungen

• Accelerator-[Cache -> HBM -> Local DRAM -> HBF] -> Host DRAM -> Local SSD -> Network SSD -> HDD -> Band.

Network DRAM (CXL) gibt's auch noch.

 

[Mac_Leod]

Optane = bester P/L Cache für ZFS, schade, dass es den nicht mehr gibt.

Mich würde interessieren, wie das Ganze dann vom CPU-Sockel aus verteilt wird.
Der UCIe bewegt sich im Latenzbereich von 0,2ns ist aber nur eine Punkt zu Punkt Verbindung zwischen Chiplets.
Klingt für mich wir eine Alternative zum Infinity Fabric, damit die AMD-Exklusivität eingerissen wird.
Mit dem riesengroßen Vorteil der viel besseren Latenz und das man hier als zweite Komponente am UCIe neben dem HBF ein x beliebiges Die einsetzen kann, was auf KI Anwendung spezialisiert ist.

Cores -- Noc
--------------
--- L1/L2/L3 ---On Die SRAM
--- HBM Controller
--- DDR Controller
--- UCIe -- HBF --KI-Chiplet(extern)
--- PCIeX Controller

 

[Pringel]

Ich würde das nicht näher der CPU/XGU bauen, sondern näher dem Controller der QLC SSD...

 

[Col. Jessep]

OT: Ich verstehe nur HauptBahnhoF!

 

[textract]

Neben RAMDISK, Optane und co. die nächste Iteration von Speicher zwischen RAM und Massenspeicher ... Mal sehen, ob wegen KI die Technologie diesmal bleibt.

 

[input_iterator]

LauneBaer86​

In der Branche wo die Teile eingesetzt werden gibt es kein Speichermangel, da entscheidet nur wie groß der Geldbeutel ist.

Ich würde das nicht näher der CPU/XGU bauen, sondern näher dem Controller der QLC SSD...

Nein das ist schon so richtig weil, die ganze Geschichte eine weitere Speicherstufe ist und keine SSD im klassischen Sinne wie man sie aus dem PC Bereich kennt. HBF ist ja eben so schnell weil es UCIe, massiv parallele Datenleistungen nutzt und keinen SSD Controller hat. Im Grunde genommen muss man sich das so vorstellen, das Hbf ein breit angebundenes, langsames Memory Chiplet darstellt.

 

[lynx007]

Also: Cache -> DRAM/HBM -> HBF -> SSD -> HDD -> Band.

Und für jedes extra Controller Chips, Lese und Schreib Möglichkeiten, wird langsam viel..

sie haben die Level vom Cache vergessen... und die Sublevel !, inklusive der unterscheidlichen adressierbaren Unterbereiche, oder sind das die sublevel, also alles was durch die unterschiedlcihe Taktung, Latenzen, unterschidelich Adressierbar und man deshalb auch können "muss". Und das Register natürlich... sie können die Bits doch nicht direkt vom Cache in die Alus schubsen... das fehlt auch... wen schon dann bitte auch vollständig.

 

[Piak]

@lynx007 Ich habe die verschiedenen SpeicherArten aufgelistet.

 

[Akkulaus]

Ab dem Punkt wo KI genannt wurde, habe ich aufgehört zu lesen.

 

[Pringel]

Nein das ist schon so richtig weil, die ganze Geschichte eine weitere Speicherstufe ist und keine SSD im klassischen Sinne wie man sie aus dem PC Bereich kennt.

Ich meinte, im PC-Bereich. "Für uns so."