News Kein Bedarf an High-NA EUV: Mehrfachbelichtung mit EUV ist bis 2029 TSMCs Zielvorgabe

Dr-Rossi-46 schrieb:
@ReactivateMe347 Kann man 0 miteinander vergleichen...
Weil? Wenn sich High-NA (Smartphones) als besser und gefragter herausstellt (und es erscheint ja unstrittig, dass High-NA das ist) und TSMC zu lange an Low-NA (Feature Phones) festhält, dann können sie überholt werden. Wenn Intel High-NA schon im Griff haben wird und TSMC noch nicht, dann haben sie doch einen gewichtigen Vorsprung.
 
Dafür dass man nur halbe Feldgröße printet ist man mit dem HighNA mit einem Faktor 2 mehr bei Kosten ganz schön ins Risiko gegangen. Der Push von Intel Richtung double mask size für HighNA und HyperNA ist da schon richtig.

Ganz so wird man sich das nicht vorgestellt haben bei ASML. Perspektivisch muss das Ding im Vergleich zu LowNA billiger werden oder der Output muss hoch. An Maskengröße, Optik, Stages wird man nochmal ranmüssen. Höhere Quellleistung hilft nicht. Die Lehren aus der Nummer direkt für den Nachfolger mitnehemen.
Gleiches gilt im Prinzip für die ganze EUV Plattform von ASML. Die Chinesen werden kommen.

Dennoch...das so hinzubekommen, dass das Teil direkt zum Start schon printet ist völliger Wahnsinn.
 
stefan92x schrieb:
TSMC hat Intel mit 7nm vernichtet. TSMC N7 ist ein DUV-Multi-Patterning-Prozess. Erst N6 brachte EUV ins Spiel, aber vorbeigezogen ist TSMC komplett mit DUV. Intel hat im eigenen 10nm-Prozess noch viel mehr Neuerungen umsetzen wollen, die sind allesamt gescheitert (ich sag nur: Kobalt).

TSMCs Strategie ist also die gleiche wie damals: Was man kann, richtig gut machen, ohne riskanten Schnickschnack mit einbauen zu wollen.
Ich habe mich vielleicht unklar ausgedrückt: Intel hat damals versucht bei ihrem damals als 7nm bezeichneten Prozess auf EUV zu verzichten und dennoch die hochtrabenden Ziele zu erfüllen
Ergänzung ()

matmartin schrieb:
TSMCs aktuelle Entwicklung mit der Intel 10/7nm Stagnation zu vergleichen ist ja mal komplett realitätsfremd.
Das tue ich auch nicht, ich bezog mich auf die in der News erwähnte Strategie (s. Oben.
Nicht ihre aktuellen Fortschritte.

Intel hat damals versucht die Fortschritte in der Dichte mit multipattering hinzubekommen und man war der Meinung, man schafft es ohne die besseren Scanner.
In diesem Teil gleicht die Strategie, das war gemeint
 
ReactivateMe347 schrieb:
Wäre das dann nicht ne gute Gelegenheit für Intel, GF, Samsung mit High-NA dei Aufholjagd zu starten? Oder gibt es High-NA bei ASML noch gar nicht?
Intel hat, soweit ich weiß, bereits einen (den ersten kommerziell erhältlichen) high NA EUV Scanner , der in ihrer R&D Fab in Oregon aufgestellt ist bzw wird.
 
ETI1120 schrieb:
Wann sollte 10 nm fertig sein? 2019? Denn erst 2019 war EUV bereit für die HVM.

Oder war es nicht eher 2016? 2016 gab es nur DUV mit multi patterning.

Im übrigen hat Intel den 10 nm Prozess ohne EUV zum Laufen gebracht, nur hieß er da schon Intel 7.
Ich hätte das teilweise falsch im Gedächtnis, die 7nm meinte ich.
Sollten 2018/19 kommen (10nm schon 2016 mit Cannon Lake) und ja, ein Grund dafür, dass man auf EUV verzichten musste waren die häufigen Verzögerungen.

Übrigens ist 14A auch in einer non High NA Variante in Entwicklung.

Ich hab übrigens noch alte Folien gefunden zu den Prozessen, schon interessant das Vorhaben und die Realität
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1748512588603.jpeg
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ETI1120 schrieb:
Dazu hat Intel nicht das Geld.
Nicht mehr vermutlich. Wobei
Für die Scanner alleine wohl schon, wenn man 1 pro Quartal gekauft wird, allerdings werden damit (das ist jetzt hier eine Laien Vermutung von mir) wohl nur ein Teil der Kosten gedeckt und die weiteren Prozesse des "die Maschine in den Betrieb nehmen" kosten nochmal eine Stange Geld
 
Zuletzt bearbeitet:
BAR86 schrieb:
Sollten 2018/19 kommen (10nm schon 2016 mit Cannon Lake) und ja, ein Grund dafür, dass man auf EUV verzichten musste waren die häufigen Verzögerungen.
Der Grund warum Intel keine EUV Maschinen geholt hat, war IMO dass Intel 4/Intel3 noch lange nicht tauglich für die HVM war und dass Bob Swan auf den Ausstieg aus der Halbleiterfertigung hin gearbeitet hat. Deshalb das Wafer Supply Agreement für 3 nm mit TSMC.

Und als dann Pat Gelsinger zurückkam hat er den Schalter in Richtung Halbleiterfertigung zurückgestellt. Dazu musste er EUV Maschinen bestellen. AFAIU war eines der Probleme Intel 4 in HVM zu bringen alle dazu notwendigen EUV Maschinen zu bekommen.

BAR86 schrieb:
Übrigens ist 14A auch in einer non High NA Variante in Entwicklung.
Ja, ich weiß.

Und der Grund ist ganz einfach, wenn High-NA doch nicht HVM tauglich sein sollte steht man ohne Prozess da.

So viel ich mitbekomme könnte man ganze Konferenzen dazu abhalten welche Probleme es beim Betrieb von EUV gibt und wie man sie am besten löst. Und bei High-NA EUV kommen weitere Probleme hinzu.

BAR86 schrieb:
Nicht mehr vermutlich.
Und das ist auch nur die eine Seite.
Wieso sollte ASML so dumm alle High NA EUV Maschinen an einen Kunden zu verkaufen?
Ergänzung ()

Xood schrieb:
Hatte dazu die Tage einen guten Bericht von CNBC gesehen:
Es ist ein als News-Beitrag getarntes PR-Video.

richtig gut ist:

Die EUV und DUV Maschinen von ASML können nur "Photolack" entwickeln. Dieser Schritt ist essentiel weil alle anderen Produktionsschritte immer auf die gesamte Waferfläche wirken. Zur Halbleiterproduktion benötigt man erheblich mehr Produktionsschritte als das Belichten der Maske. Es fängt damit an, den nicht entwickelten "Photolack" wieder von Wafer zu entfernen ...

"Photolack" ist in Anführungszeichen, da man bei 13,5 nm ganz andere Materialien benötigt als im Bereich de sichtbaren Lichts (400 nm ... 780 nm). Das gute an den 13,5 nm ist, dass man dadurch viel feinere Strukturen belichten kann. Das schlechte an 13,5 nm ist, dass die Photonen sehr viel Energie haben.
 
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BAR86 schrieb:
Ich hab übrigens noch alte Folien gefunden zu den Prozessen, schon interessant das Vorhaben und die Realität
Danke, zum Suchen hatte ich gestern keine Lust mehr.

IMO betrachtest Du das aus dem falschen Blickwinkel. Es hat mehre Jahrzehnte vorher geklappt. Es gab Verschiebungen aber letztendlich haben es Intel und auch die anderen immer in den Griff bekommen. Man hatte das Gefühl die Prozesse kommen im Takt. Nach 2016 ging bei Intel plötzlich gar nichts mehr. Das ist das frappierende. Und das nachdem Intel die große Herausforderung den FinFET einzuführen bei 22 nm schon gemeistert hatte.

Deshalb akzeptiere ich auch keine monokausalen Erklärungen. Das was bei Intel damals passiert ist war das Versagen des Managements auf mehreren Ebenen in Reinkultur. Brian Krzanich hat zugesehen und nicht eingegriffen. Dafür wurde er Anfang 2019 letztendlich rausgeschmissen.

TSMC hat in dieser Zeit in einer hohen Kadenz Prozesse produktionsreif bekommen. Ab 3 nm kann TSMC diese Kadenz nicht mehr halten und hat nun eher 3 statt zuvor 2 Jahre.

Die schöne gute alte Welt der Halbleitertechnik ging ca. 2005 zu Ende, als das Dennard Scaling sein Ende erreicht hat. Das Ende des Dennard Scaling hat man auch damit beschrieben, dass man gegen die Power Wall gekracht ist. Eine direkte Folge davon ist, dass Taktfrequenzen nur noch leicht nach oben gehen.

Nachdem das Dennard Scaling zu Ende ging, musste man sehr viele Tricks auspacken (z. B. High K metal gate) um die Dichte weiter steigern zu können. Aber es wurde immer schwerer. bei 20/22*) nm musste der Planartransistor durch den FinFET abgelöst werden.

*) Die 20 nm Prozesse von TSMC und Samsung waren zuerst noch mit Planar Transistoren. Als dann die FinFET fertigwaren hat Samsung 20 nm + FinFET bei als 14 nm und TSMC als 16 nm bezeichnet.

Um diese ganzen Herausvorderungen seit dem ende des Dennard Scaling rechtzeitig zu meistern, muss man in der Halbleiterbranche 10 bis 15 Jahre in die Zukunft schauen. Dazu werden die langen Roadmaps entworfen.

Paolo Gargini war über Jahrzehnte bei Intel in der Halbleiterfertigung. Er war eine treibende Kraft hinter den Roadmaps von NTRS, IRTS und dann IRDS. In einem bizarr brillanten Vortrag von 2017 macht er eine Tour de Force von den 1990er bis 2017. Und begründet warum diese Roadmaps erforderlich sind. Und kündigt das Ende des FinFET an.

Paul McLellan erklärt diesen nicht einfachen Vortrag ein bisschen:
https://community.cadence.com/cadence_blogs_8/b/breakfast-bytes/posts/gomac-gargini

Der Vortrag ist von Oktober 2017, da war Paolo Gargini nicht mehr bei Intel. Er war einer von vielen altgedienten Mitarbeitern die Intel zu dieser Zeit verlassen haben.

Paolo Gargini war bei Intel lange Jahre für die Fertigung der X86 Prozessoren verantwortlich. Sein Interview mit dem Computer History Museum:
https://www.computerhistory.org/collections/catalog/102714338
 
ETI1120 schrieb:
Der Grund warum Intel keine EUV Maschinen geholt hat, war IMO dass Intel 4/Intel3 noch lange nicht tauglich für die HVM war und dass Bob Swan auf den Ausstieg aus der Halbleiterfertigung hin gearbeitet hat. Deshalb das Wafer Supply Agreement für 3 nm mit TSMC.
Das mag MIT ein Grund gewesen sein, ja.
Aber ich erinnere mich an ein Interview - ich habe es grade leider nicht gefunden - oder waren es generelle Aussagen, dass man für Intels 7nm Prozess noch kein EUV benötigt, sondern erst danach für den 5nm Prozess.
Das war in einer Zeit in der ich das noch näher verfolgt habe, also das ist schon locker 10 Jahre her und war lange vor Bob Swann.
Das war aus einer Zeit wo der 7nm Prozess schon Spruchreif war, weil der 10nm Prozess ja angeblich schon in den Laboren lief (ca 2013-15) und man natürlich auch schon den Nachfolger "fertig" hatte - zumindest auf dem Papier
ETI1120 schrieb:
Und als dann Pat Gelsinger zurückkam hat er den Schalter in Richtung Halbleiterfertigung zurückgestellt. Dazu musste er EUV Maschinen bestellen. AFAIU war eines der Probleme Intel 4 in HVM zu bringen alle dazu notwendigen EUV Maschinen zu bekommen.
Es ist bestimmt auch ein Faktor.
Also etwa so: es war lange Zeit nicht geplant auf EUV zu setzen weil die Maschinen (auch vielleicht weil die Scanner sich ständig verzögert haben), als Swan dann kam hat er vielleicht beschlossen keine zu kaufen, weil man eh aussteigt und also Gelsinger kam hat man halt stark verzögert erst welche gekauft.
Dieses hin-und her hat sicher nicht geholfen, ich kann natürlich nicht sagen, wie vie Expertise unter Swan abgewandert ist


Prinzipiell ist die jüngere Historie von Intel eine Geschichte der verpassten Chancen.
Man hat
a) verpasst den Fertigungsvorteil den man bis 2015 hatte zu Geld zu machen. Schon früher hätte man wohl auf ASML setzen sollen (hat sogar über 30% Anteil gekauft in der Zeit...) und die Foundry Strategie damit vorwärts bringen können. Hätte wäre wenn... aber mit der führenden Technologie hätten schon damals die Kassen klingeln können, dazu hätte es aber auch ein Management gebraucht, dass sich das traut
b) etwa Grafikkarten: man hatte eigentlich schon recht brauchbare, effiziente iGPUs in 2012 (Sandy Bridge) und erst recht später. Hätte man sich damals schon zumindest für den unteren Preisbereich in den dGPU Markt gewagt (Treiber musste man ja sowieso für die iGPU entwickeln, ebenso wie die Architektur) wäre der spätere Einstieg wohl besser gelaufen und man hätte auch Chips für so Späße wie Kryptochips (2017...) und KI Chips (2020f).

Aber das ist natürlich oversimplified.
 
BAR86 schrieb:
Das war aus einer Zeit wo der 7nm Prozess schon Spruchreif war, weil der 10nm Prozess ja angeblich schon in den Laboren lief (ca 2013-15) und man natürlich auch schon den Nachfolger "fertig" hatte - zumindest auf dem Papier
In dieser Zeit war nicht klar wann EUV tatsächlich für die HVM zu gebrauchen ist. EUV war eine technische Herausforderung und es ist eine große Leistung von ASML dies hinbekommen zu haben. Aber es ist eine Geschichte der Verzögerungen und Verschiebungen.

Die Halbleiterindustrie musste sich ständig was neues einfallen lassen, weil EUV Mal wieder ein paar Jahte nach hinten gerutscht ist.

Sagt man in solchen Situationen, da brauchen wir unbedingt EUV, sonst wissen wir nicht weiter?
BAR86 schrieb:
Prinzipiell ist die jüngere Historie von Intel eine Geschichte der verpassten Chancen.
Was meinst Du mit jüngere Historie? 25 Jahre?
BAR86 schrieb:
Man hat
a) verpasst den Fertigungsvorteil den man bis 2015 hatte zu Geld zu machen.
Dazu ist ein IDM prinzipiell nicht in der Lage. Es läuft ganz einfach darauf hinaus, was hat Priorität, die Anforderungen der eigenen Produkte oder die der Kunden?

Intel hat Mitte der 2000er die Anfrage von Apple abgelehnt einen Arm-Chip für sie zu fertigen. Rückblickend ist dies ein ganz großer Fehler gewesen, weil dies der IPhone SoC war. Aber die große Frage ist, hätte sich zwischen Intel und Apple eine ebenso gute Zusammenarbeit wie zwischen TSMC und Apple entwickelt? Es hätte nur funktioniert, wenn sich Intel von Grund auf verändert hätte. Wäre Intel dazu bereit gewesen?

Den Fertigungsvorteil muss man auch ein Stück weit relativieren. Intel hat hervorragende Prozesse für PC und Server CPUs entwickelt. Samsung und TSMC mussten ein breiteres Spektrum abdecken. Und haben sich auf andere Märkte konzentriert.

Durch den Vorsprung konnte Intel die Prozesse auf stark Performance optimieren und doch hatten die CPUs keine tiefgreifenden Nachteile bei Power und Area. Mit anderen Produkten hätte diese Prozesse nicht so gut funktioniert. Außerdem waren die Prozesse von Intel auch sehr teuer. Das damals keine Rolle gespielt, da Intel damals gigantische Margen mit CPUs gemacht hat.

Intel hat es in den 2010er Jahren als "Foundry" versucht, ist aber letztendlich an sich selbst gescheitert. Dies kann man keinem einzelnen CEO anlasten sondern eher der dysfunktionalen Firmenkultur, die sich infolge des überragenden Erfolg des IBM PCs bei Intel entwickelt hat.

Außerdem hatte zu dieser Zeit TSMC bereits eine breite Allianz von Tool- und IP-Anbietern um sich geschart. Etwas ähnliches zu machen hielt Intel damals nicht für nötig und ist auch ein wichtiger Grund warum Intels Foundry scheiterte.

BAR86 schrieb:
Schon früher hätte man wohl auf ASML setzen sollen (hat sogar über 30% Anteil gekauft in der Zeit...)
Falls Du die Lithographietools in der Fertigung meinst, ist das was Paolo Gargini dem Computer History Museum erzählt sehr interessant. Die Japaner haben das geliefert, was laut Zeiss unmöglich war. Daraus entwickelte sich eben eine langjährige Kundenbeziehung.

Wenn Du nur die Geschichte mit der Beteiligung meinst, da wird meist der entscheidende Teil ausgelassen. ASML drohte beim Marathon EUV zu entwickeln das Geld auszugehen. Also hat ASML die größten Interessenten an EUV Intel, TSMC und Samsung aufgefordert bei einer Kapitalerhöhung Anteile zu erwerben. Intel hat den größten Anteil erworben TSMC und Samsung jeweils einen kleineren. Das ganze hatte aber nur den Sinn ASML zusätzliche Mittel zu verschaffen und war für keinen der 3 eine strategische Investition.

ASML zu übernehmen war für Intel unmöglich. Und wenn man betrachtet was üblicherweise aus den von Intel übernommenen Firmen wurde, ...

BAR86 schrieb:
und die Foundry Strategie damit vorwärts bringen können. Hätte wäre wenn... aber mit der führenden Technologie hätten schon damals die Kassen klingeln können, dazu hätte es aber auch ein Management gebraucht, dass sich das traut
Was heutzutage großspurig als Foundry Strategie bezeichnet wird, unterscheidet sich nicht zu sehr von der althergebrachten Praxis nicht selbst genutzte Kapazitäten an andere Halbleiterunternehmen zu vermieten.

TSMC hat das Nutzen von Überkapazitäten anderer Halbleiterhersteller durch ein neues Geschäftsmodell überflüssig gemacht. War der Kunde, der von den IDM die Restkapazitäten wollte, für die IDMs nur ein Bittsteller, war er bei TSMC tatsächlich Kunde. Und daraus hat TSMC eine enge Zusammenarbeit mit den Kunden entwickelt. Ziel dieser Zusammenarbeit ist es uneingeschränkt die Kunden erfolgreich zu machen. TSMC ist sich zu tiefst bewusst, dass TSMC nur erfolgreich sein kann wenn die Kunden erfolgreich sind. Und solange TSMC die Kunden erfolgreich machen will, gibt es an TSMC kein vorbeikommen.

BAR86 schrieb:
b) etwa Grafikkarten: ...
Die Liste der verbockten Projekte bei Intel ist viel länger. Im Grunde war der Servermarkt der letzte neue Markt in dem sich Intel etablieren konnte. Intel hat seit dem zig Milliarden verbraten, um in neuen Märkten Fuß zu fassen.

Aber wie sagte es Bryan Catanzaro so treffend: ... Intel lacked vision and execution.

Der Abstieg von Intel ab der Jahrtausendwende war zuerst nur langsam und unmerklich. Das Versagen von AMD in der 2. Hälfte der 2000er und die Zersplitterung der Konkurrenz im Markt für Server CPUs ermöglichten Intel noch Mal eine späte Blühte. Dabei hat vor allem die Halbleiterfertigung geholfen. Kein Konkurrent im CPU-Markt konnte eine halbwegs vergleichbare Fertigung nutzen.

Meines Erachtens begann der Abstieg der Halbleiterfertigung, als Intel damit anfing, alte Produkte bei TSMC fertigen zu lassen. Er beschleunige sich als Mitte der 2010er Jahre die Veteranen der Halbleiterfertigung mehr oder weniger freiwillig gingen.
 
Bisher lag TSMC immer richtig und Intel imemr falsch... würde jetzt nicht annehmen, dass sich das geädnert hat.
 
Die aktuellen EUV Belichter schaffen 220 Wafer stündlich also etwa 220* 8.500h ca. 1,8 Mio./a.
Mal 3,5 Jahre berechnet wären es 8 Mio. Wafer oder $25 je Wafer.

Scheint aber bei Lacken zur Belichtung Unterschiede zu geben.

TSMC wartet vielleicht auf Kundenorder die Umrüstung wirtschaftlich macht. Auch sinkende Waferpreise durch Konkurrenz Intel könnte Umdenken ergeben.
 
@RKCPU Intel ist hier wohl eher unter Zugzwang, auch weil man noch immer einen Rückstand bei der EUV Erfahrung hat.
TSMC weiß, dass sie die nächsten 4-5 Jahre auch mit EUC abliefern können, bis dahin können sie mit der bislang im Besitz befindlichen High NA Anlage forschen.
 
Bei den enormen Investitionen die für die nächsten Schritte bei optischen Technologien notwendig sind, ist der immer größere Trend zum Nanoimprinting nicht verwunderlich. Letzteres ist immer noch etwas durch die Kontamination und bei der Justage im Hintertreffen, aber wird bei den deutlichen Kostenvorteilen und der weit weg liegenden physikalischen Grenze der Fermionenstrukturierung, speziell im Firstprint und der immer breiteren Etablierung des kompensierenden Waferbonding, wo Verzerrungen immer besser ausgeglichen werden können, immer attraktiver. Immerhin ist die heterogene Stapelung im Logik und Speicher-Bereich inzwischen eine feste Größe und ein deutlich wichtigerer Schritt für die Integrationsdichte, als der Bedarf bei der 2D-Struktur noch in kleinere Dimensionen vorzustoßen. Die Notwendigkeit bei Nanostrukturen andere Materialien einzusetzen verteuert diesen Weg ohnehin. Der Pfad in Richtung “kleiner ist besser” dürfte wirklich immer mehr zum wirtschaftlich schmalen Grad verkommen. Letztendlich sind es die Kosten, gegenüber dem Gesamtleistungszuwachs, die das Moor’sche Gesetz antreiben - und Strukturgrößenzuwächse werden immer unattraktiver in dieser Gleichung.
Über kurz oder lang muss die optische Litho wohl günstiger werden, oder andere Ansätze werden sie in vielen Strukturier-Applikationen verdrängen. Das hochparallele Elektronenstrahlschreiben, welches derzeit zur Maskenerstellung eingesetzt wird, dürfte auch in mehr Bereichen der direkten Strukturierung aufgrund der enormen Flexibilität Einzug halten, während parallel dazu bei großflächigen Strukturierungen das mechanische Stempeln die kosteneffizienteste Methode werden wird.
 
@BAR86
TSMC wird auch die Nachfrageentwicklung bei den Kunden genau verfolgen.
Danach dann im Block umstellen, der Mengenrabatt für getippt 25 Anlagen wird dann eben kein $100 Mrd. kosten, wie heute bei $400 Mio. je Stück.
Intel benötigt seine Belichter erst einmal für eigene Highend Produkte, genügend Vorwarnzeit für TSMC.
 
RKCPU schrieb:
Intel benötigt seine Belichter erst einmal für eigene Highend Produkte, genügend Vorwarnzeit für TSMC.
Im Moment hat man ja noch keine größeren Volumenaufträge für externe Foundry-Kunden, daher ja, man verwendet die Volumen für sich selbst.
Sollten dann doch mal deutlich mehr Aufträge hereintrudeln hat man vielleicht eh ein Problem. Da die Kapazitäten ja immer so aufgebaut wurden, dass man die eigenen Produkte bei knapp 100% Auslastung fertigt (alles andere ist ja unwirtschaftlich) wirds spannend, was man tut, wenn man Fremdfertigen auch noch soll, denn recht viele neue Fabs sind seit Corona ja nicht gebaut worden. Da wird man dann vielleicht wieder selbst mehr bei TSMC fertigen um Fremdfertigen zu können, was unwirtschaftlich ist, aber wenigstens Kunden befriedigt... und gleichzeitig finanziert man damit die Konkurrenz und deren Forschung.

Der Vorsprung den sich TSMC aufgebaut hat ist schwer aufzuholen
 
RKCPU schrieb:
Die aktuellen EUV Belichter schaffen 220 Wafer stündlich also etwa 220* 8.500h ca. 1,8 Mio./a.
Mal 3,5 Jahre berechnet wären es 8 Mio. Wafer oder $25 je Wafer.
Es gibt mehrere EUV Masken je Wafer. Bei N3E sollen es IIRC 20 EUV Masken sein.

Die Maschinen werden über 5 Jahre abgeschrieben und es gibt Kosteneinsparungungen weil man Maskenebene gegenüber Low-NA EUV einspart.

Bei den Kostenensparungen geht nicht nur die EUV-Lithigraphie ein sondern der ganze Maschinenpark. Und noch Mal, was meinst Du womit Applied Materials, Lam Research, Tokyo Electron etc. ihr Geld verdienen? Mit den 3D-Strukturen der Transistoren werden die Maschinen dieser Firmen wichtiger.

RKCPU schrieb:
TSMC wird auch die Nachfrageentwicklung bei den Kunden genau verfolgen.
Welche Nachfrageentwicklung? TSMC ist Kunde bei ASML und muss wissen, wann es für TSMC lohnt High-NA einzusetzen. Was die Konkurrenz macht ist unerheblich, solange TSMC die eigne Roadmap fristgerecht und mit zugesagten Parametern umsetzen kann. Damit die Konkurrenz zu ignorieren und sich voll auf das zu konzentrieren was man selbst hin bekommt, ist TSMC dorthin gekommen wo sie heute sind.

Die Kunden sind fordernd genug. Jeden Herbst muss TSMC Apple einen besseren Prozess hinstellen als im Jahr zuvor. Diese strikte Kadenz die Apple TSMC abverlangt treibt TSMC seit 10 Jahren an.
RKCPU schrieb:
Danach dann im Block umstellen, der Mengenrabatt für getippt 25 Anlagen wird dann eben kein $100 Mrd. kosten, wie heute bei $400 Mio. je Stück.
25 x 400 Mio ist 10 Milliarden.

ASML muss die Maschinen in dieser Anzahl erst Mal liefern können. Intel wird mit 6 Maschinen auskommen. Deshalb hat Intel die Option früher auf High NA zu gehen als TSMC.

Und dann ist es eben nicht so, dass High-NA EUV alternativlos ist. Das ist Marketing Bla Bla von ASML. Die lange Wartezeit auf EUV hat eben dazu geführt, dass man sehr viel an Tricks geforscht hat, doch feinere Strukturen herzustellen als es eigentlich über die Lithografie geht. Multi Patterning ist nur einer. Und bei Multi Patterning gibt es inzwischen Tools, die das Ganze optimieren.

High-NA EUV hat Vor- und Nachteile gegenüber Low-NA EUV. Multi Patterning ist seit dem 3 nm Node auch für EUV notwendig. Also hat TSMC Erfahrung mit Double Patterning und EUV. Sollte Tripple Patterning oder Quad Patterning notwendig sein ist es etwas anderes. Aber man hat schon bei 7 nm gesehen, dass TSMC an die Grenze des fertigungstechnisch beherrschbaren gegangen ist und eben diese Grenze nicht überschritten hat.

Wenn es keinen Weg/Work Around gibt die Recticle Size von 26 x 32 auch mit High-NA EUV beizubehalten, ist das ein großer Nachteil für einige Firmen wie Nvidia.

RKCPU schrieb:
Intel benötigt seine Belichter erst einmal für eigene Highend Produkte, genügend Vorwarnzeit für TSMC.

Es gibt keine Vorwarnzeit. High NA EUV Maschinen muss man im Vorraus bestellen, damit man ausreichend Maschinen hat, wenn man loslegen will. Wenn TSMC falsch disponiert hat, kann TSMC nur noch wenig machen. Ich gehe auch davon aus, dass die Entscheidung A14 ohne High-NA EUV umszusetzen und erst dann Schrittweise High-NA EUV einzuführen auch aufgrund der Lieferkapazität von ASML entstanden ist.

Intel ist momentan für TSMC irrelevant. Egal was Pat Gelsinger für Stuss geredet hat, wird Intel Foundry auf absehbare Zeit gegen TSMC rein wirtschaftlich nicht den Hauch einer Chance haben.

Q1 2025Cost of SalesUmsatzGross MarginAbschreibungszeitraum
Intel Foundry5,946 Mrd. USD4,667 Mrd. USD-27,4 %7 Jahre
TSMC10,52 Mrd. USD25,53 Mrd. USD58,8 %5 Jahre

Mit dem 5,946 Mrd Kosten wird nur ein Teil der Wafer von Intel produziert. Mit den 10,52 Mrd USD Kosten bei TSMC werden Wafer für Intel, Qualcomm, Apple, Nvidia, Mediatek, Broadcom, AMD und 500 anderen Kunden hergestellt.

Und bitte beachten TSMC steckt einen großen Teil des Nettogewinns (11 Milliarden USD) in den Kapazitätsaufbau. Mit welchem Geld will Intel den Kapazitätsaufbau für 14A bezahlen? Deshalb hat Intel die Fabs in Irland und Chandler Arizona ausgegliedert und hat fast Hälfte dieser Gesellschaften an Investmentfirmen verkauft. Die Investmentfirmen wollen früher oder später von ihrer Beteiligung Rendite sehen.

Wenn sich Intel durch den früheren Einsatz von High-NA EUV einen Kostenvorteil holen kann, dann trifft dies TSMC eher indirekt, weil die Margen von AMD und anderen die gegen Intel konkurrieren eventuell unter Druck geraten.
Ergänzung ()

RKCPU schrieb:
Für Intel wird es einfacher mit HighNA wieder vorne zu sein, aber das kostet TSMC ja keine eigenen Kunden.
Das klingt für mich genauso wie meine Studienkollegen, die einen HP48 anstzatt eines HP28 gekauft haben damit sie Mathematik einfacher packen.

Der Grund warum man High-NA EUV einführen will, ist dass es einfachere Prozesse als mit Low-NA EUV ermöglicht. Einfachere Prozesse bedeutet vor allem billiger. Das Problem ist, dass die erheblich teureren Maschinen einen Teil dieser Kosteneinsparung kompensieren.
 
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