News High-NA EUV im Teststatus: Neue ASML-Scanner laufen bei Intel besser als erwartet

[TechFA]

Wenn man mit EUVL wie TSMC so viel Erfahrung hat, dann ist EUVL double-patterning günstiger.

Korrekt, ja.

Wen man wie Intel nicht so viel Erfahrung hat und Double-Patterning mit EUVL nicht zuverlässig hinbekommt und der Ausschuss deswegen steigt …

TSMC wird so oder so allein durch ihren Expertisen-Vorsprung selbst noch auf Low-NA und mit Double-Patterning günstiger als Intel produzieren können. Das wird dann Intel mit High-NA und bloß Single-Patterning kontern wollen, was dann wiederum wird massiv in die Hose gehen …

Das ist dann Intel's finanzielle Selbst-Strangulierung.

… dann kann für Intel High-NA Single-Patterning gar günstiger sein.

Nein. So oder so wird Intel bei dem Thema EUVL keinesfalls günstiger als TSMC produzieren können, dafür ist der Vorsprung an Erfahrung von TSMC und Anderen gegenüber Intel schon seit Jahren viel zu groß.

High-NA mit Single-Patterning ist schon in der Theorie kostspieliger als Low-NA selbst mit Double-Patterning!
Zudem hat TSMC und Andere in diesem Falle trotz Double-Patterning keinen Malus von kleineren Die-Größen, unter dem Intel dann noch immer stünde. Kennst Du den Artikel?

Intel spricht öffentlich darüber, dass die Maske 6x12 sein kann, so dass Stitching eingespart werden kann:

Genau … Weil ja auch Niemand von uns mit ansehen konnte wie es Intel bei der Integration von Experimental-Techniken (aka "First to market") die letzte Dekade hat immer wieder prominent vergeigt.

Es hat schon einen Grund, weswegen Intel ihre (Foundry-) Profitabilität über Monate und mittlerweile Jahre sukzessiv nach unten korrigierte und um 2020 noch von 2024, dann 2025 oder 2027 und jetzt 2030 spricht.

RX 6900 hatte noch ein Chip mit 519 mm² in N7P-Prozess (DUV). Die RX 7900XTX hat keinen Chip mit 529 mm². Der größte Chip der 7900XTX ist dank Chiplets 300mm² in 5nm (EUV). Die RX 9070 (XT) auf Navi48-Basis wird mit ~350-380mm² (4nm) spekuliert, ähnlich zu der noch halbwegs bezahlbaren (UVP) RTX 5080/RTX4080. Also alles unterhalb der von dir genannten 429mm² im EUV-Prozess.

Da hast Du natürlich Recht. Mein Fehler!

Ich hatte bei der bekannt-großen Nvidia RTX 5090 (750 mm²) einfach analog dazu nach einem entsprechend großen Pendant im AMD-Lager gesucht und dann die RX 7900XTX per schneller Google-Suche als Beispiel genommen, was nur die Gesamtsumme aller Dies wäre.

Ich hab' auch nicht alle Spezifikationen im Kopf, und hatte keine Ahnung über das MCP der RX 7900 und die jeweiligen zusätzlichen Chiplets des Infinity Cache. War also keine Absicht in dem Sinne, da ich lediglich bloß exemplarisch unterstreichen wollte, daß High-NA zwar einen höheren Wafer-Durchsatz hat, allerdings dafür mit kleinerem Rektil daherkommt kommt.

Laut TechPowerUp's GPU-Datenbank hat AMD's RX 7900XTX natürlich tatsächlich einen deutlich kleineren Die von bloß 304,35 mm² für den eigentlichen GPU-Kern, die verbleibende Fläche entfällt richtigerweise auf die Chiplets des Infinity Cache in den sechs MCD-Chips.

Intel nutzt schon jetzt Chiplets bei ihren Server-CPUs mit Intel 3 Fertigung und auch bei ihren Arrow Lakes in TSMC 3nm Fertigung nutzt Intel auch Chiplets. Wo wäre da für Intel jetzt ein Verlust, wenn die eh schon auf Chiplets umgestiegen sind?

Intel nutzt keine Chiplets, sondern ihre Tiles. Da gibt es zwischen den beiden teils gravierende Unterschiede!

Im Übrigen sprach ich nicht generell über Intel, sondern grundsätzlich über die zukünftige Beschränkung der Größe des Die, welche in aller Zukunft bestenfalls gleich bleiben dürfte. Erst recht bei irgendwas High-NA.

Ging eher Richtung GPU, wo ja Nvidia seit Jahren mit riesigen Dies vorprescht …

 

[Skysnake]

Intel macht sich sehr große CPU Chips.

 

[Convert]

Nein. So oder so wird Intel bei dem Thema EUVL keinesfalls günstiger als TSMC produzieren können

Ich hab in dem betreffenden Zitat auch nicht gesagt, dass Intel günstiger als TSMC produzieren könnte.
Meine Aussage war, das für Intel High NA günstiger sein kann, als Low NA double patterning,( auch wenn es für TSMC andersherum ist.)

Ich mach es mal in Zahlen an einem Beispiel:

TSCM Low NA Double Patterning - Chip Kosten: 100 Euro
TSMC High-Na Single Patterning - Chip Kosten 108 Euro
Intel Low-NA Double Patterning - Chip Kosten: 120 Euro
Intel High-Na Single Patterning - Chip Kosten 110 Euro

Für Intel wäre damit High Na günstiger als Low Na Double Patterning, obwohl es im Vergleich zu TSMC immer noch teurer ist.

 

[TechFA]

Meine Aussage war, das für Intel High-NA günstiger sein kann, als LowNA [mit] Double-Patterning (auch wenn es für TSMC andersherum ist.)

Ja, aber nein. Du mußt schon die Aussage und die grundsätzlichen Unterschiede zwischen beiden verstehen.

Zum Verständnis: Um es sehr simpel darzustellen und auf einfachste Dinge runterzubrechen, bei High-NA wird praktisch lediglich der maximale Blendenbereich (absolut abgebildete Fläche) geopfert (halbiert von 858mm² zu nur noch 429mm²), damit (durch optische Fokussierung) die Schärfe der Auslösung erhöht (und in Folge die Strukturgröße verkleinert) werden kann – Es ist praktisch bloß ein Zoom durch Schärferstellung. Hier ein klassisches Beispiel.

Besseres Beispiel:

High-NA ist also in jedem Falle für jeden insbesondere in der Masse bei allem gegenüber klassischer EUV-Lithographie (aka Low-NA) deutlich teurer in der Fertigung und braucht damit sogar eine noch größere Volumen-Produktion, um sich überhaupt bezahlt zu machen, die hohen Fixkosten einzuspielen und überhaupt erst rentabel zu machen.

Im Grunde ist der einzige Vorteil von High-NA gegenüber "klassischer" EUV-Lithographie, also was man seitdem retroaktiv als Low-NA bezeichnet, jener, daß man eine höhere Auflösung pro Belichtungsdurchgang hat (bedingt durch die höhere numerische Apertur (nA) von 0,55 bei High-NA ggü. 0,33 bei Low-NA) und damit prinzipiell die Belichtungsschritte und insgesamt die Prozesskomplexität (an Belichtungsdurchgängen) abnehmen könnte.

… und das war es dann auch schon mit all den ganzen Vorteilen (welche ohnehin erst bei Größenordnungen von Sub-2nm zum tragen kommen) – Alle anderen Metriken sind geringer/schlechter ggü. Low-NA.
Wafer-Durchsatz/Std. (und damit effektive Stückkosten), insgesamt das fahren von Belichtungsreihen et cetera pp.

Klartext: High-NA ist in jedem Falle teurer bei jedem Fertigungs- und Belichtungsschritt als 'klassische' EUV-Lithographie mit Low-NA, da ja immer bloß die Hälfte der (vorher möglichen) Chipfläche belichtet werden kann, dieser aber wiederum mit höherer Auflösung (für kleinere Strukturgrößen).

Die Kosten von High-NA gegenüber Low-NA haben also hier mit TSMC im Besonderen absolut gar nichts zu tun und würden so oder so entstehen und eben deutlich höher als Low-NA sein – Es spielt daher überhaupt keine Rolle, ob Intel oder TSMC High-NA zuerst einsetzen, weil High-NA vollkommen unabhängig von eventuell vorhandener Expertise (TSMC) oder ein Mangel dessen (Intel) so oder so deutlich kostspieliger ist.

Dein Beispiel würde realistisch eher so aussehen;
TSCM Low-NA Double-Patterning → Chip Kosten: 100 Euro
TSMC High-Na Single-Patterning → Chip Kosten 180 Euro
Intel Low-NA Double-Patterning → Chip Kosten: 140 Euro
Intel High-Na Single-Patterning → Chip Kosten 240 Euro

Für Intel (und jeden Anderen Halbleiterhersteller ebenfalls) wäre damit High-NA in keinem Falle günstiger als Low-NA Double-Patterning, vollkommen gleich ob es im Vergleich zu TSMC absolut teurer ist – Es ist technisch unmöglich, mit High-NA günstiger zu belichten als mit klassischer EUV-Lithographie.

Der Fall ist eher, daß TSMC aufgrund des jahrelangen Vorsprungs an solider Expertise in der Risiko- und Volumen-Produktion aufgrund weniger Justierarbeiten, weniger an schweineteurem Ausschuß hätte und damit absolut in jedem Falle günstiger als Intel fertigen könnte …

 

[TechFA]

Ergänzung: Der Vorteil von High-NA EUV-Lithographie gegenüber traditionellem EUVL ist, daß man Strukturen bis hinunter zu 8nm mit High-NA in einem Durchgang belichten kann, und somit wenn die Ausbeute stimmt (Yield!), effektiv grundsätzlich günstiger produzieren könnte – Für alles unter 1,4nm (TSMC A14/Intel 14A) benötigt man Stand jetzt zwangsläufig ASML's High-NA, bis dahin kann man fortschrittlichere neuere Nodes mit feineren und kleineren Strukturen durch Low-NA mit Double- und Multi-Patterning erreichen.

Der Grund weswegen Intel nun überhaupt mit High-NA so prominent vorgeprescht ist (wenn es erst mit 1.4nm wirklich relevant und unausweichlich wird), liegt nun darin begründet, daß Intel darauf gewettet hat, daß man zumindest bis zu ihrem 14A mittels High-NA ihre Prozesse auf dem Papier und in der Theorie kosteneffizienter realisieren könnte, TSMC theoretisch ökonomisch "gegen die Wand fahren" und damit einen Wettbewerbsvorteil gegenüber TSMC und allen Anderen Halbleiterherstellern wie Samsung und GlobalFoundries, UMC oder SMIC herausarbeiten könnte.

Der kleine aber feine Haken an der Sache ist bloß, daß bei der Realisierung von Prozessen von 8nm–1.4nm (oder allen Prozessen oberhalb von 1,4nm) die Herstellungskosten erheblich steigen und gleichzeitig der Wafer-Durchsatz einbricht, da ja quasi immer nur die Hälfte der Wafer-Fläche von mit klassischer EUV-Lithographie belichtet werden kann.

So toll das also alles klingen mag, Intel manövriert sich damit bloß absehbar in die nächste fundamentale Sackgasse, weil der Laden schlicht nicht mehr wie einst über die monetären Mittel dazu verfügen kann.

Kurzum: High-NA fliegt Intel so oder so gewaltig um die Ohren, weil sie dafür gar kein Geld haben.

Aber das Santa Clara wie eh und je noch immer gedanklich auf ihrem Höhepunkt in den 80ern schwelgt, das wäre ja jetzt auch nichts, was wirklich Neues. Das kennen wir ja bereits seit den Achtzigern …