News Kein Bedarf an High-NA EUV: Mehrfachbelichtung mit EUV ist bis 2029 TSMCs Zielvorgabe

[radoxx]

Zumindest ist das die Kalkulation von TSMC. Intel kalkuliert offensichtlich anders und denkt, dass es sich schon früher lohnt. Beides ist eine Wette auf den Entwicklungsfortschritt und die Preisentwicklung bei ASML für die beiden Produkte von ASML.

Intel ist auch gezwungen technologisch aufzuholen und kann es sich eigentlich nicht leisten noch weiter hinter TSMC hinterherzulaufen.

Ich interpretiere die aggressive High-NA Strategie daher vor allem als Flucht nach vorne.
ASML/Zeiss haben geraden einen neuen Weltrekord mit 8nm Linienbreite mit den neuen Scannern in einer einzelnen Belichtung aufgestellt. Das bietet Intel sicherlich Potential.

 

[ETI1120]

Wäre das dann nicht ne gute Gelegenheit für Intel, GF, Samsung mit High-NA dei Aufholjagd zu starten? Oder gibt es High-NA bei ASML noch gar nicht?

GF ist gar nicht im Rennen.

Bei Intel hört es sich gar nicht mehr so überzeugt an, dass sie bei 14A High-NA einsetzen. Außerdem sollte man beachten, dass 18A bei weitem nicht die Dichte von TSMC N2 erreicht.

Samsung hat weder 3 nm noch 2 nm tatsächlich in HVM. Samsung ist technisch in einer viel schlechteren Situation als Intel.

TSMC hat mehr Erfahrung mit EUV als alle anderen zusammen. Mehrfach Belichtung bei EUV ist seit N3 notwendig, also hat TSMC damit ausreichend Erfahrung und kann gut abschätzen, ob sie damit A14 hinbekommen.

3 nm, 2 nm und A16 verwenden praktisch dieselben Pitches bei der Metallisierung. Also stellt sich die Frage für einen Wechsel auf High-NA erst bei A14.

Bei dem Volumen das TSMC hat, benötigt TSMC auch viele High-NA Stepper. Also ist es für TSMC besser so zu verfahren wie bei 7 nm.

@stefan92x hat einige der Nachteile von High-NA aufgelistet. Hinzu kommt, dass die Fokustiefe von High-NA kleiner ist, was wiederum eine Reihe von Problemen auslöst.

Low NA EUV ist extrem komplex. Dies hört mit den Maschinen von ASML noch lange nicht auf. High NA EUV erhöht die Komplexität.

Bei Intel bitte beachten, dieses five nodes in four years war Marketing Gewaesch.

7 nm war schon da. Intel 4 und Intel 3 sind ein Node und Intel 20A und Intel 18A sind ebenfalls ein Node. Keine Frage es ist eine gute Leistung wenn Intel gegen Ende des Jahres Panther Lake auf Intel 18 A fertigt, aber damit hat Intel nicht mit TSMC gleichgezogen.

 

[Ayo34]

Wäre es nicht cleverer, ein bisschen in einem Testnode parallel herumzuexperimentieren, damit nicht die Gefahr eines Intel-14nm-10nm-Fehlers aufkommt?

Klar wäre das cleverer, aber dafür brauchst du erst mal die Maschinen von ASML und da hat sich Intel eben die ersten gesichert. Aber man wird garantiert auch nicht bis 2029 anfangen und dann schauen, sondern schon deutlich vorher forschen.

 

[Xood]

Hatte dazu die Tage einen guten Bericht von CNBC gesehen:

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Evtl. hatte ich den sogar hier gefunden? Jetzt wäre Recall praktisch. :-)
Gibt viel Hintergrund Infos zu beiden Firmen, ich fand es spanned.

 

[ETI1120]

Wäre es nicht cleverer, ein bisschen in einem Testnode parallel herumzuexperimentieren, damit nicht die Gefahr eines Intel-14nm-10nm-Fehlers aufkommt?

TSMC hat ihre High-NA Maschine schon längst bekommen, nur eben keinen Wirbel wie Intel darum gemacht.

Intel hat sich bei 10 nm offensichtlich mit Cobalt als Kontaktmaterial verzockt.

EUV stand bei der geplanten Einführung von 10 nm gar nicht zur Verfügung. Also war es nicht das Fehlen von EUV sondern allenfalls das Intel das die Mehrfach Belichtung nicht hinbekommenhat.

Ausschnitt aus einem Artikel vom letzten Jahr. Entwicklung geht auch erstmal ohne sich gleich ein Gerät für 400 Mil. € hinzustellen

Im Text steht doch eindeutig dass IMEC eine High NA Maschine bekommen hat.

IMEC soll ja dafür sorgen dass man mit der Maschine auch etwas sinnvolles anfangen kann.

 

[CDLABSRadonP...]

TSMC hat ihre High-NA Maschine schon längst bekommen, nur eben keinen Wirbel wie Intel darum gemacht.

Maschine haben und einen Alternativnode entwickeln sind aber zwei Paar Schuhe...

Wäre es nicht cleverer, ein bisschen in einem Testnode parallel herumzuexperimentieren, damit nicht die Gefahr eines Intel-14nm-10nm-Fehlers aufkommt?

Klingt nach einem Workaround --- allerdings hat man dann den Testnode dennoch nicht bereit, wenn etwas bei der eigentlichen Entwicklungslinie schief läuft.

...siehe hier. Dort ging es nur um Maschinenzugriff --- aber wie gesagt, ein Rettungsanker wäre halt gut.

 

[ETI1120]

Maschine haben und einen Alternativnode entwickeln sind aber zwei Paar Schuhe...

Das Vorgehen von TSMC ist AFAIU A14 mit Low NA zu entwickeln und High NA zu verwenden um in einem abgeleiteten Prozess von A14 einzelne Mehrfach Belichtungen durch eine Maske für High NA zu ersetzen. So wie bei N7 und N7+.

AFAIU kann TSMC die für A14 erforderlichen Strukturbreiten bereits heute mit Low NA EUV herstellen. Die Einschätzung von TSMC ist dass High NA riskanter ist.

Wenn Intel vor TSMC High-NA zum Laufen bekommt hat Intel bestenfalls weniger Kosten für diese Masken. Wenn sie es nicht hinbekommen weil Probleme nicht gelöst werden können, wäre Intel erledigt.

 

[S.Kara]

Google und Apple mussten auch keine Feature Phones entwickeln, um Nokia mit Smartphones abzuhängen.

Das stimmt, Nokia ist aber auch am Steuer eingeschlafen und hat die Karre gegen die Wand gefahren.

Kann man natürlich nie wissen, sieht aber aktuell bei TSMC nicht danach aus.

 

[CDLABSRadonP...]

Wenn Intel vor TSMC High-NA zum Laufen bekommt hat Intel bestenfalls weniger Kosten für diese Masken. Wenn sie es nicht hinbekommen weil Probleme nicht gelöst werden können, wäre Intel erledigt.

Ein bisschen zu schwarz-weiß: Intel könnte ja auch einfach trotz allem HighNA-Investment am Ende einen domierenden LowNA-Node erzeugen. Einfach, weil TSMC selbst in eine ähnliche Sackgasse läuft oder weil Intel an anderer Stelle wie BacksidePowerDelivery glänzen könnte.

Natürlich hätte sich Intel dann trotzdem verzockt, aber es hätte nicht so große Relevanz

 

[ETI1120]

Ein bisschen zu schwarz-weiß:

Ich hatte doch erwähnt dass es sich nicht mehr so anhört dass Intel zu 100 % auf High-NA setzt.

Auf was ich raus wollte war, dass Intel und nicht TSMC den Fallback bzw Alternative benötigt.

 

[CDLABSRadonP...]

@ETI1120 Okay, ich hatte die Namen der Prozesse einsetzen sollen: Es könnte passieren, dass beide hinterher noch lange an wirtschaftlicher Nutzung von HighNA scheitern, aber dass Intels 14A "Initial" besser als TSMCs A16 oder A14 wird.

 

[ETI1120]

aber dass Intels 14A "Initial" besser als TSMCs A16 oder A14 wird.

Unwahrscheinlich dass Intel 14A besser als TSMC A14 wird, der Sprung wäre für Intel sehr groß. A16 ist N2 mit BSPDN und hier ist es gut möglich, dass Intel 14A besser ist.

Wobei besser nur in einem Kontext beantwortet werden kann. Und der Kontext entscheidet wie PPAC zu bewerten ist.

Ergänzung (28. Mai 2025)

Zu Backside Power heißt es dass das was TSMC machen will definitiv die beste aber auch komplexeste Lösung ist.

Die letzten Jahre war das Vorgehen von TSMC dadurch geprägt, dass sie zu viele Risiken auf einmal vermeiden. Deshalb N2 und A16.

Außerdem ist BSPDN teuer und nicht alle profitieren davon.

 

[RKCPU]

Der Umstieg von LowNA auf HighNA ist aber nicht vergleichbar mit dem Umstieg von DUV auf LowNA....
Forschen und testen werden sie sicher vor 2029.

Es erhöht die Waferkosten bzw. schmälert die TSMC Rendite.
Zudem, ähnlich zu N6, reichen ja erst einmal die unteren 4 Layer für HighNA dazu dann LowNA.

Wahrscheinlich winken die Kunden ab, wenn TSMC die Preise nennt, außer vielleicht Apple, die aber eher parallel Designs und HighNA für die Premium-Geräte nehmen dürfte.

Für Intel wird es einfacher mit HighNA wieder vorne zu sein, aber das kostet TSMC ja keine eigenen Kunden.

 

[daVinci]

Klingt für mich, als wäre Intel schon wieder ein unnötig hohes Risiko eingegangen. Aber muss sich halt beim Endergebnis zeigen.

 

[p-style]

Klingt für mich, als wäre Intel schon wieder ein unnötig hohes Risiko eingegangen. Aber muss sich halt beim Endergebnis zeigen.

Intel hatte meiner Meinung nach gar keine andere Chance. Wenn sie jetzt mir lowNa angefangen hätten, wäre tsmc noch weiter davon geeilt.

Für Intel wird es einfacher mit HighNA wieder vorne zu sein, aber das kostet TSMC ja keine eigenen Kunden.

Ich bin der Meinung, dass es TSMC auf mittlere/längere Sicht auf jeden Fall Marktanteile kosten wird, falls Intel es schafft, stabile und schnelle Prozesse mit HighNa zu etablieren. Die Kunden werden alleine aus Risikosicht mehr differenzieren. TSMC ist immer noch größtenteils in Taiwan ansässig.

 

[Philste]

Wird interessant zu sehen sein, ob TSMC es hinbekommt. Soweit ich weiß, ist das ja genau der Punkt, bei dem Intel mit 10nm gescheitert ist. Man dachte, man bekommt es mit DUV Mehrfachbelichtung hin und ist grandios daran gescheitert. Wobei TSMC N7 fairerweise das Ganze ja auch noch ohne EUV geschafft hat.

 

[RKCPU]

TSMC hatte je zur N7 ohne EUV
auch N6 mit 4 Layer EUV plus DUV.
Es klappte aber mit N7 toll, mein Ryzen 5700G als Beleg.

 

[Rickmer]

TSMCs Strategie ist dieselbe die Intel mit 10/7nm verfolgt hat. "Dafür haben wir multi pattering, wir brauchen kein EUV....:

Die Menge an Multipattering die dann für EUV benötigt wird entspricht eher dem Multipattering bei 28nm als 10nm... geschweige denn dem riesigen Aufwand den chinesische Fabs betreiben um ein 5nm äquivalenten Prozess mit DUV produzieren zu können.

 

[lutzlustig]

Irgendwie witzig, das ein Unternehmen, das mehrere Milliarden gewinn pro Quartal macht, an den Maschinen 200 Millionen sparen möchte. aber da hängt sicher noch mehr dran als die bloße Maschine.

 

[ETI1120]

TSMCs Strategie ist dieselbe die Intel mit 10/7nm verfolgt hat. "Dafür haben wir multi pattering, wir brauchen kein EUV....:

Wann sollte 10 nm fertig sein? 2019? Denn erst 2019 war EUV bereit für die HVM.

Oder war es nicht eher 2016? 2016 gab es nur DUV mit multi patterning.

Im übrigen hat Intel den 10 nm Prozess ohne EUV zum Laufen gebracht, nur hieß er da schon Intel 7.

Muss man abwarten ob Intel bis 2029 alle High NA Maschinen zusammenkauft

Dazu hat Intel nicht das Geld.

Warum meinst Du konnte Pat Gelsinger diese Show wegen High NA EUV abziehen?

TSMC hat sich mit einer Maschine für F&E begnügt. Wenn TSMC mehr hätte haben wollen, hätte Intel zurückstecken müssen.

Irgendwie witzig, das ein Unternehmen, das mehrere Milliarden gewinn pro Quartal macht, an den Maschinen 200 Millionen sparen möchte. aber da hängt sicher noch mehr dran als die bloße Maschine.

AFAIK braucht man 6 EUV-Maschinen je Fab. Für 5 nm und 3 nm hat TSMC jeweils 4 Fabs hingestellt, wenn TSMC für A14 dieselbe Anzahl hinstellt wären das 24 Maschinen. Wie viele High NA Maschinen kann ASML liefern?

Die Menge an Multipattering die dann für EUV benötigt wird entspricht eher dem Multipattering bei 28nm als 10nm...

TSMC vermeidet Risiken, wenn TSMC sagt, dass sie kein High NA-EUV brauchen, werden sie schon geschaut haben welche Strukturbreiten sie mit Low NA-EUV hinbekommen.

Das hat TSMC beim Technology Symposium 2020 gezeigt:

https://semiwiki.com/semiconductor-...ghts-of-the-tsmc-technology-symposium-part-1/


N3E hat einen minimalen Metal Pitch von 23 nm. N5 hatte 28 nm.

Bei N2 verändert TSMC die Bauweise des Transistors und bei A16 kommt BSPDN, ändert aber AFAIU den minimalen Metal Pitch nicht.

D. h. erst bei A14 verringert TSMC wieder den Pitch. Und TSMC wird wie bei 7 nm Pitches wählen die beherrschbar sind.