VHDL Post-Synthesis Simulation liefert falsche Werte

jo werde ich machen.
Danke für deine Zeit.
gn8
 
so Fehler endlich gefunden. Daher das der Clock von der PS zur PL section geleitet wird muss man die PS section erst initialisieren, was durch das aufspielen eines leeren projekts bewerkstelligt wird.
 

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