Quidproquo77 schrieb:
Eben das meinte ich ja, es hängt von der Produktkategorie und der Die Größe ab.
Pauschalaussagen lassen sich davon ja nicht ableiten, deshalb habe ich ja den Beitrag erst verfasst.
Pauschalaussagen sind in der Regel falsch. Das Negieren einer falschen Aussage ergibt zwar eine richtige Aussage. Aber diese negierte Pauschlaussagen sind trivial, trivial ist uninteresant und damit irrelevant.
Im übrigen ist die gesamte Betrachtungsweise "Chips aufteilen" IMO falsch. Es geht darum wie man Chip aufbaut, das interessante Konzept an der ganzen Sache ist Heterogeneous Integration. Und bei AMD sind es weniger die Chiplets als das Infinity Fabric. Denn auch die monolithischen APUs basieren auf dem Infinity Fabric.
Das Konzept einen Chip aus mehreren Dies aufzubauen, hat schon Gordon Moore in seinem Paper beschrieben, das als Basis von Moore's Law gilt.
Es gab in all den Jahren immer Mal wieder Chips die aus mehreren Dies aufgebaut waren, aber diese blieben Sonderlinge oder waren Eintagsfliegen. Die Halbleitertechnik brachte regelmäßig neue Nodes heraus die die doppelte Anzahl von Transistoren auf derselben Fläche zu nur leicht höheren Preise der Wafer ermöglichten.
Wir sind nun in einer Zeit angekommen bei dem sich Moore's law in dem Sinne verlangsamt, dass die neuen Nodes die Transistordichte nicht mehr verdoppelt. Die Taktfrequenz steigt so oder so nur noch langsam. Aber die Kosten der Wafer steigen immer stärker. Die Kostensteigerung ist offensichtlich wenn man anschaut wie trivial die Planartransistoren aufgebaut waren und wie viel komplexer die FinFET waren. Die GAA-FET werden noch einmal viel komplexer. Komplexer bedeutet, man benötigt mehr Masken zur Herstellung der Transistoren.
Neue Chips zu entwerfen bedeutet in der regel mehr Transistorfunktionen wie beim Vorgänger zu implementieren. Die langsamer werdende Skalierung kann man nur begrenzt dadurch kompensieren die Dies größer zu machen. Das Reticle Limit beträgt 26 mm x 32 mm.
Server-CPUs sind schon längst über dem Reticle Limit, Data center GPUs ebenfalls. Es ist absehbar, dass Gaming GPUs ebenso das Reticle Limit überschreiten.
Abgesehen vom Reticle Limit gibt es noch die Faktoren Fehlerrate, ungleichmäßige Skalierung von Logik, SRAM & Anlaog (I/O) und inkompatible Technik. Inkompatible Technik beutet, dass zum Beispiel DRAM sich nicht mit der Prozesstechnik für Logik herstellen lässt.
Eine grobe Metrik für Chips ist PPAC (Performance, Power, Fläche, Kosten)
Kosten ist relativ neu dazugekommen. Früher war die PPA eines neuen Nodes so viel besser als die PPA eines alten Nodes. Es hat keinen Sinn ergeben die Fertigung eines neuen Chips in einem alten Node zu erwägen. Das hat sich geändert.
Mit Advanced Packaging und Heterogenous Design ist klar, dass man Kosten nicht mehr trivial aus der Die Fläche berechnen kann. Wenn man die Konzepte beherrscht und diese auf den Chip anwendbar sind, gibt es neue Freiheitsgrade beim Entwerfen von Chips.
Quidproquo77 schrieb:
Ja die Zukunft gehört modularen Designs, das ist völlig klar. Funktionale Trennungen und Fertigung im passenden Node werden sich immer mehr lohnen.
Schon die Gegenward bei Clients und Servern gehört den Heterogeneous Design. Glaubst Du Intel kehrt bei den Client CPUs zu monolitischen Design zurück?
AMD wird sich keinen IMO monolitischen Nachfolger von Strix Point leisten. Die monolithschen Dies bei AMD werden in Zukunft wie der IOD mindestens einen Node zurück bleiben. Wenn die Gerüchte zu RDNA stimmen sind 2 von 4 Dies als Chiplet konzipiert.
