Die effiziente Die-to-Die-Verbindung ist der Leim der alles zusammenhält. Die Gestaltungsmöglichkeiten sind enorm. Um einen Vorgeschmack auf die Möglichkeiten zu bekommen muss man sich nur die Teile von Xilinx ansehen.bensen schrieb:
Saphire Rapids verwendet 10 EMIB (Silizium-Brücken) zwischen den Chips. Das ermöglicht Verbindungen mit sehr hoher Dichte und kurzen Signalwegen. Saphire Rapids ist erheblich komplexer aufgebaut als Naples.bensen schrieb:
Aus dem Vortrag bei Hot Chips 33 über Anandtech
Die Materialien und Vorträge sind inzwischen frei zugänglich. Es gab ein zweiteiliges Tutorial über advanded Packaging. Die Vorträge von Intel sind sehr gut. Der von AMD interessant, aber zugeknöpft wie üblich. Der von TSMC verwirrend wie üblich. Ein guter Einstieg in das Thema Advanced Packaging ist der Vortrag von Jan Vardamann.
AMD hat bei Zen 2 und 3 bisher gewöhnliche Substrate mit Leiterplattentechnologie eingesetzt. Die Daraus resultierenden Signalwege sind ein Grund für den hohen Verbrauch des IOD. Vor allem bei den EPYC.
Was mich immer gewundert hat, ist wie AMD die Chiplets bei EPYC anordnet. Alleine schon die Anordnung sorgt für unterschiedlich lange Signalwege. Bei Genoa wundern mich die 3 Reihen.
Als ich begonnen habe mich in das Advanced Packaging einzulesen habe ich spekuliert, ob AMD die CCDs per TSMC SoIC direkt auf die IODs packt. Aber hier fehlen noch die notwendigen Kühltechniken.
Zu den Latenzen weiß ich nichts. Aber Pi Mal Daumen soll bei FOPLP je übertragenem Bit nur ein viertel der Energie erforderlich sein, die bei der Umsetzung mit klassischen Substraten notwendig ist.bensen schrieb:
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