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News3D Matrix Memory: Sandisk berichtet über den Stand der Entwicklung
Es gibt ein Update zum Entwicklungsstand des 3D Matrix Memory von Sandisk, allerdings nur ein sehr kleines. Es wurden nun die ersten Chips auf 300-mm-Wafern gefertigt und für weitere Versuche verpackt. Mehrere Gbit konnten gespeichert werden und die Leistung soll den geplanten Spezifikationen schon sehr nahe kommen.
Laut dem Sandisk-CTO habe man begonnen, mehrere Speicherebenen zu stapeln und die Prototypen auf 300-mm-Wafern zu fertigen und für weitere Tests zu verpacken („packaged parts“).
Wurde hier "packaged"/"packaging" einfach wörtlich übersetzt oder ist damit wirklich das "verpacken" gemeint? "Packaging" meint ja in der Halbleiterfertigung normalerweise etwas anderes (Integration von Chips auf Interposern zum Beispiel) oder stehe ich nun auf dem Schlauch?
@FrozenPie Ne Du liegst grundsätzlich schon richtig das Packaging/Verpacken ist der Vorgang bei dem der Die in ein Gehäuse integriert wird, so dass nicht der nackte Die auf die Leiterplatte gelötet werden muss.
Und wenn die die Chips in Schaltkreisen testen wollen werden die wohl oder Übel die Dies in Gehäuse integrieren müssen.
Und da das im Englischen packaging heißt ist es Ok dies als verpacken zu übersetzen. Es wird ein bisschen schwerer Advanced Packaging gut verständlich zu übersetzen.
Wo genau liegt denn der Unterschied zu HBM, wenn hier auch einfach DRAM-Layer gestapelt werden?
Liegt der Unterschied primär in einer geringeren Anzahl an Interconnects, um Durchsatz gegen eine höhere Speicherdichte zu tauschen?
Das ier ist eine andere Speicherzelle aber was genau es ist lassen sie auch nicht raus.
Bisher ist DRAM ein Transistor und ein Kondensator. Diese Konfiguration kommt immer mehr an die Grenze. Die aktuelle Roadmap der DRAM Hersteller sieht für die nächste Generation den Übergang auf EUV vor und damit von der 6F auf die 4F Zelle. Danach kommt 3DRAM mit horizontal ausgerichteten Kondensatoren.
Die chinesischen Anbieter werden den EUV Zwischenschritt überspringen und es gleich mit 3DRAM versuchen.
Bei HBM werden Dies gestapelt bei den ganzen Varianten von 3D Speichern werden die verschiedenen Schichten auf einem Die aufgebaut.
Beim HBM muss man allerdings auch TSV in die Dies integrieren über die die Signale zwischen den Dies ausgetauscht werden. Diese TSV sind zusätzliche Verbindungen die vertikaal durch die Dies geführt werden. Dies erfordert zusätzliche Schritte und kostet Fläche.
jusaca schrieb:
Liegt der Unterschied primär in einer geringeren Anzahl an Interconnects, um Durchsatz gegen eine höhere Speicherdichte zu tauschen?
Wenn man die vertikalen Verbindungen in den Prozess integrieren kann, kann man mehr vertikale Verbindung herstellen. Beim 3DRAM mit Transistor und horizontalen Kondensator verlaufen AFAIU die bitlines vertikal und die Word-Lines horizontal.
