News AMD Epyc Venice: 256 Kerne in 2 nm, DDR5-12800 als MRDIMM über 16 Kanäle

CDLABSRadonP... schrieb:
Das klingt wirklich danach, als würde MRDIMM dann doch ziemlich durch die Decke gehen.

Das bezweifle ich. Das werden halt Spezial-DIMMs fuer Benchmarking und Supercomputer, die dann entsprechend viel kosten werden. Die meisten Server werden von 128-Byte-Bursts mehr Nachteile als Vorteile haben und daher lieber normales RDIMM oder LRDIMM verwenden.
 
@mae Ich meinte damit performancetechnisch. Bislang sah es ja nach einer netten, aber eben keiner krassen Steigerung aus. Das hier ist hingegen was vollkommen anderes! Wir sprechen hier (für AMD) von +100% Transferrate mit der Wechsel von RDIMM zu MRDIMM Gen 2.
 
CDLABSRadonP... schrieb:
Wir sprechen hier (für AMD) von +100% Transferrate mit der Wechsel von RDIMM zu MRDIMM Gen 2.

Ja, aber nur, wenn die Daten schoen beisammenliegen und man etwas von den 128 bytes pro Zugriff hat. Wenn man dagegen nur 64 bytes oder weniger gebrauchen kann, hat man effektiv genauso viel nutzbare Transferrate und dazu vielleicht noch den effektiven Cache halbiert (weil die Haelfte der Cache-Lines ja mit Daten befuellt sind, die dann nicht gebraucht werden, bevor sie wieder aus dem Cache fliegen).

Klar, ab und zu nuetzen 128-Byte-Bursts schon, aber dass 64 Bytes im allgemeinen ziehmlich gut sind, zeigt sich in diversen Entwurfsentscheidungen: Cache-Lines von General-Purpose-Prozessoren sind seit einigen Jahrzehnten 64 Bytes lang. Die Burstlaenge wurde bei DDR4 nicht erhoeht; bei DDR5 liess sich das nicht mehr vermeiden, also wurde die Channelbreite auf 32 bit halbiert, um wieder auf 64-Byte-Bursts rauszukommen.

P.S.: Andererseits sind es ja gerade Supercomputer-Anwendungen, die oft besonders viel Speicherbandbreite brauchen, und bei denen sind die langen Bursts durchaus oft sinnvoll. Der Fujitsu A64FX hat z.B. 256-Byte cache lines.
 
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Wann kommen nun endlich DDR6 Ram neuigkeiten? Q2 2025 sollte dieser final spezifiziert werden. Es verbleiben 17 Tage...
 
Rollo3647 schrieb:
"in 2 nm" und N2 sind also doch das gleiche...oder ?
Prinzipiell ja, es kann aber einen kleinen Unterschied geben.

2 nm bezeichnet immer den Node.

N2 kann entweder für den Node stehen, also Synonym zu "2 nm" oder aber für den ersten Prozess im 2 nm Node. Die weiteren Nodes bekommen dann Buchstaben, wie N2P.

Matthiazy schrieb:
Wann kommen nun endlich DDR6 Ram neuigkeiten? Q2 2025 sollte dieser final spezifiziert werden. Es verbleiben 17 Tage...
Der Standard zu LPDDR6 sollte im September 2024 erscheinen und wurde bis heute nicht veröffentlicht.
Zu LPDDR6 gab es im April einen Workshop der JEDEC. In den Foliensätzen die zirkulierten war immer von LPDDR6 die Rede ohne jede Einschränkung. Deshalb gehe ich davon aus dass LPDDR6 fertig ist, aber die Veröffentlichung des Standards noch Zeit beansprucht.

Von DDR6 gibt es keine Anzeichen. IMO vereinfachen CUDIMM und MRDIMM, die für DDR5 nachträglich eingeführt wurden, die Arbeit an DDR6 nicht unbedingt. Auf der anderen Seite nehmen sie auch etwas vom Druck den DDR6 Standard bald zu veröffentlichen.

Es wird interssant sein wie JEDEC DDR6 SDRAM positioniert und wie sich die immer größere Unterschiede zwische Client und Server auf DDR6 SDRAM auswirken. Außerdem drängt sich LPDDR SDRAM immer mehr in Domänen, die eigentlich von DDR SDRAM besetzt waren. Das dürfte sich mit LPDDR6 verstärken:
1749854140936.png

aus LPDDR6 Key Architecture von Seunghyun Moon, Samsung, präsentiert auf dem LPDDR6 Workshop
 
RKCPU schrieb:
Heise zitiert nur kleine Teile aus einem sehr ausführliche Interview mit dem CEO von Silicon Motion bei Toms Hardware. Das heißt nicht "Heise meint", sondern das sagt der CEO von SMI, was der Aussage noch ein ganz anderes Gewicht gibt.

Er hat weiter oben gesagt, dass SMI regelmäßige Strategiemeetings mit den PC OEMs hat.
RKCPU schrieb:
"Bis 2030 werden Sie keine PCIe-Gen-6-Lösungen sehen. PC-Hersteller haben derzeit nur sehr geringes Interesse an PCIe 6.0 – sie wollen nicht einmal darüber sprechen."
Die Mainboards werden einfach zu komplex und teuer.
Das ist eine sehr gute Nachricht. Einen weiteren Preistreiber brauchen die Mainboards nicht
 
ETI1120 schrieb:
Prinzipiell ja, es kann aber einen kleinen Unterschied geben.

2 nm bezeichnet immer den Node.
dachte man schreibt N2 weil da nix 2 nm ist.
z.b. eine strasse ist in 25cm gebaut, heisst nicht die ist nur 25cm breit sondern der kleinste Pflasterstein ist eben so klein/gross(rasterauflösung der Belichtung)
 
Was meinst Du wofür das N steht und warum es mit A weiter geht? angstrom ist ein Längenmaß aus der Atomphysik: 10^-10 m

Natürlich sind alles Namen. Aber man will sich dann doch nicht komplett von den Längen Angaben lösen.

Hinzu kommt das die 3 oder 2 bei den Herstellern nicht für vergleichbare Nodes steht.

Die Längenangaben haben sich bis vor 20 Jahren auf die Länge des Gates bezogen aber seit dem skaliert die Gatelänge nicht mehr so wie in den guten alten Zeiten des Dennard Scaling.

Allerdings konnte die Transistordichte weiter gesteigert werden. Und deshalb hat man anfangs eine virtuelle Gatelänge als Name gewählt. Aber auch das ist Geschichte, weil die Skalierung um 0,7^2 nicht mehr erreicht wird. Heute ist es schlicht und einfach der Faktor 0,7 zwischen den Namen der Nodes.
14 nm, 10 nm, 7 nm, 5 nm, 3 nm, 2 nm, 14 A, 1 A,
Dabei wurde auf eine ganze Zahl gerundet.
 
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fdsonne schrieb:
Was man daran sehr stark sieht - der Markt interessiert sich nur zu einem gewissen Teil dafür, wer die höchste Peak Multithread Performance im Benchmark liefert.
Der Preis ist halt auch entscheidend und Intel gibt schon sehr sehr großzügige Rabatte in letzter Zeit. Das tut denen aber richtig weh. Die Verluste im Datacenterbereich kommen nicht von ungefähr
Ergänzung ()

EL-Xatrix schrieb:
du willst mir nicht sagen das alle 1718 kontakte schon belegt sind und man da nicht noch ein paar freie hat die man da irgendwohin legen kann?
Doch genau das. In den Socken sind nahezu alle Pins belegt. Die die nicht belegt sind, sind dann in der Regel für Debugging oder eben einfach frei weil nicht vernünftig verwertbar für Power oder sonst was.
 
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EL-Xatrix schrieb:
du willst mir nicht sagen das alle 1718 kontakte schon belegt sind und man da nicht noch ein paar freie hat die man da irgendwohin legen kann?
eine DMI/PCIe lane braucht 4 pins.
Rx+
Rx-
Rx+
Tx-
 
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UniqueSpirit schrieb:
[...] "Clearwater Forest".
Mein Spatzenhirn hat aus diesen zwei Wörtern "Creedence Clearwater Revival - Run Through The Jungle" gemacht 🫠

Ich brauch Kaffee, oder Urlaub, oder einfach beides 😂 erstmal eine CCR Playlist anwerfen 🫠
 
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achso drum werden es immer mehr Pins,damit man mehr Funktionen hat.Nun vertstehe ich das auch.
 
Balikon schrieb:
Beim Consumer Ryzen sollen sie es einfach bei PCI-E 5 belassen. auch wenn PCI-E 6 unterstützt werden könnte.
Du wurdest erhört.

For consumer? You will not see any PCIe Gen6 [solutions] until 2030. PC OEMs have very little interest in PCIe 6.0 right now — they do not even want to talk about it. AMD and Intel do not want to talk about it.

https://www.tomshardware.com/pc-com...100m-iops-wallace-c-kou-on-the-future-of-ssds
 
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Wobei die 4 Pins für eine PCIe lane nicht ganz stimmen. Für die Signalintegeität braucht man noch ein paar GND Pins. Es sind also eher so 5+ Pins im Schnitt pro PCIe Lane.
 
AMD gibt Vollgas. Bin ich mal gespannt was Intels Antwort ist.
 
latiose88 schrieb:
achso drum werden es immer mehr Pins,damit man mehr Funktionen hat.Nun vertstehe ich das auch.

Bei AM5 war der Grund für den großen Zuwachs an Pins vor allem das Anheben der TPD. Dagegen fallen die Pins für die 4 Zusätzlichen PCIe Lanes gar nicht ins Gewicht.
 
Rollo3647 schrieb:
PPT (TDP=nur die Kerne)
Für beide Plattformen gilt PTT = TDP x 1,35

Die TDP von AM4 waren 105 W und die von AM5 sind 170 W. Damit ist auch die PTT um 62 % gestiegen.

Rollo3647 schrieb:
eigentlich kann man AM4 nicht so mit AM5 vergleichen weil AM4 kein LGA ist.
Dass AM4 PGA und AM5 LGA ist, hat keine Auswirkung auf die Anzahl der Pins.
 
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